[發明專利]一種基于E1的7號信令通道檢測方法及裝置

無效

• 申請號: 201110167508.7
• 申請日: 2011-06-21
• 公開（公告）號: CN102202243A
• 公開（公告）日: 2011-09-28
• 發明（設計）人: 黃琦;胡都歡
• 申請（專利權）人: 珠海市佳訊實業有限公司
• 主分類號: H04Q3/00
• 分類號: H04Q3/00
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 譚英強

1.一種基于E1的7號信令通道檢測方法，其特征在于：包括以下步驟，

S1、用于采集帶有7號信令的多路E1輸入信號的E1輸入采集步驟；

S2、用于將采集到的多路E1輸入信號進行時隙交叉連接的PCM交叉連接步驟；

S3、用于將交叉后得到的信號時隙進行通道檢測的HDLC通道時隙檢測步驟；

S4、用于將S3中檢測出的有效7號信令通道時隙交叉匯聚到E1輸出端口的E1輸出發送步驟，所述的E1輸出端口與后續的E1高阻頭連接。

2.根據權利要求1所述的一種基于E1的7號信令通道檢測方法，其特征在于：?所述的步驟S1支持同時采集64路E1輸入信號，步驟S2中所述的時隙交叉連接支持64×64個2M碼流，即2048*2048個64K通道的無阻塞全交叉，步驟S3中的通道檢測包含有32路HDLC控制器，可以同時檢測32種通道組合。

3.根據權利要求1所述的一種基于E1的7號信令通道檢測方法，其特征在于：步驟S4中所述的E1輸出端口有16路E1輸出端口。

4.根據權利要求2所述的一種基于E1的7號信令通道檢測方法，其特征在于：所述的步驟S2的具體流程如下，

S21、在E1信號幀同步脈沖的控制下，將采集到的多路E1輸入信號每個時隙的數據轉換為8bit的字節，在控制器的作用下按照時隙順序存入數據內存塊RAM中；

S22、將多路E1輸入信號時隙重新排列組合后得到輸出時隙，將得到的輸出時隙對應輸入時隙的時隙編號依次存儲到時隙連接關系表RAM中；

S23、控制器按順序從時隙連接關系表RAM中讀出輸出時隙的每個時隙的連接關系，并按照該連接關系從數據內存塊RAM中讀取出對應的輸入數據；

S24、將步驟S23中得到的輸入數據進行并串轉換，得到2M串行輸出E1鏈路。

5.根據權利要求4所述的一種基于E1的7號信令通道檢測方法，其特征在于：所述的數據內存塊RAM和時隙連接關系表RAM均有2048個存儲空間。

6.根據權利要求2所述的一種基于E1的7號信令通道檢測方法，其特征在于：所述步驟S3的HDLC通道時隙檢測流程如下，

S31、首先添加一條待掃描的E1鏈路，并檢查當前E1鏈路是否有線路告警，若有線路告警則跳過該E1鏈路，并將其標記為已掃描，繼續添加一條待掃描的E1鏈路，反之，直接進入步驟S32；?

S32、從該E1鏈路中一次性選擇32種通道組合，通道組合的順序依次為2M鏈路、64K鏈路、2*64K鏈路、3*64K鏈路到31*64K鏈路，共有32個鏈路；

S33、配置好選擇出的32路通道組合的參數，延時300ms后檢查與所述32路通道對應的HDLC控制器是否接收到正確的7號信令包，如果接收到正確的7號信令包則將該HDLC控制器的7號信令通道參數寫入掃描鏈路池，并檢測是否還有未掃描的E1鏈路，否則放棄本次掃描直接檢測是否有未掃描的下一條E1鏈路；

S34、若還有未掃描的E1鏈路，則添加掃描該E1鏈路，反之，所有的E1鏈路掃描完后，將上述的掃描鏈路池中記錄的7號信令通道參數寫到時隙連接關系表中。

7.根據權利要求1所述的一種基于E1的7號信令通道檢測方法，其特征在于：步驟S4所述的交叉匯聚的實現方式是，通過讀取時隙連接關系表完成7號信令輸出到E1輸出端口。

8.基于E1的7號信令通道檢測裝置，其特征在于：包括，

E1輸入采集模塊：用于采集帶有7號信令的多路E1輸入信號；

PCM交叉連接模塊：用于將采集到的多路E1輸入信號進行時隙交叉連接；

HDLC通道時隙檢測模塊：用于將交叉后得到的信號時隙進行通道檢測；

E1輸出發送模塊：用于將檢測出的有效7號信令通道時隙交叉匯聚到E1輸出端口，所述的E1輸出端口通過后續E1高阻頭與信令采集器連接；

所述的PCM交叉連接模塊的輸入端與E1輸入采集模塊相接，輸出端分別與HDLC通道時隙檢測模塊和E1輸出發送模塊相接。