[發明專利]處理器和輸入/輸出中樞的集成

有效

• 申請號: 201110158611.5
• 申請日: 2011-05-31
• 公開（公告）號: CN102270187A
• 公開（公告）日: 2011-12-07
• 發明（設計）人: L·P·洛伊;S·J·約丹;S·貝爾吉恩;S·S·坦;A·S·德瓦爾;S·T·斯里尼瓦桑
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 毛力

技術領域

本發明一般涉及電子領域。更具體地，本發明的實施例涉及用于處理器與輸入/輸出(I/O)中樞集成的技術。

背景技術

在某些當前實現中，處理器可經由I/O中樞(IOH)與輸入/輸出(I/O)設備通信。此外，處理器可被設置在與IOH不同的集成電路(IC)設備上。總線可被用于在這些IC設備之間通信。

然而，此類實現會例如由于與在IC設備之間的通信信號有關的延遲而降低速度，和/或例如由于允許IC設備之間的通信所需的附加電路的存在而增加功耗。并且，分立的IOH部件可能需要附加的(電路板)空間。

附圖說明

參照附圖提供詳細描述。在附圖中，附圖標記最左邊的數字標識其中第一次出現該附圖標記的附圖。在不同附圖中使用相同的附圖標記表示相似或相同的項目。

圖1和4-5示出可用于實現本文中所討論的各個實施例的計算系統的實施例的框圖。

圖2-3和6-7示出了根據某些實施例的在處理器的諸部分之間交換的信號或消息。

具體實施方式

在以下描述中，闡述了許多具體細節以提供對諸實施例的透徹理解。然而，在沒有這些具體細節的情況下也可實踐某些實施例。在其它實例中，并未對公知方法、程序、組件以及電路進行詳細描述以免模糊具體實施例。

某些實施例涉及減少延遲、降低功耗、降低管芯尺寸和/或降低計算設備中與功率管理有關的復雜度。此外，某些實施例允許兩個集成部件之間的更多控制和/或通信帶寬，例如，用于進一步改善功率狀態的操縱/控制。

在實施例中，IOH可與處理器(如在下文中更詳細地討論的可包括一個或多個處理器核)集成在相同的IC設備上。這允許去除僅芯片外通信所需要的邏輯。例如，可去除與橫跨互連(例如，物理鏈路)的片外信號傳輸有關的邏輯。并且，可去除通常控制物理鏈路的傳輸、訓練、測試、功率狀態管理等的邏輯。

雖然去除物理鏈路和附加邏輯，但在某些實施例中可保持相同的通信機制，例如以允許與其它現存的邏輯、通信協議、設計需求等兼容。例如，在基于QPI(快速路徑互連)的處理器中，可去除QPI物理層和下部鏈路層。對于伴隨的IOH，可去除物理層。

在某些實施例中，以下的一個或多個可用于提供集成的IOH(IIO)和處理器：

1.較寬和/或較慢的總線/互連，以耦合處理器部件和IIO，例如，以消除高速電路和功率的難題(例如，與耦合非集成處理器和IOH的總線/互連相比時)；

2.一個或多個先進先出(FIFO)設備，以允許處理器和集成的IIO之間的確定性數據傳輸。

3.一個或多個邊帶信號，以發信號通知處理器和IIO之間的鏈路的功率上升或下降。

4.協議，以使任一邊能夠啟動關閉或喚醒包括處理器的計算系統。

5.可選的邊帶信號，以進一步控制低功率狀態的細度/深度；和/或

6.附加信號，以利用(例如，用于更大空間/功率降低)共同機構。

可在各種計算環境中提供一個或多個上述元件。更具體地，圖1示出了根據實施例的計算系統100的部分的框圖。

系統100可包括包含處理器部分102的中央處理單元(CPU)101(或更一般地為處理器)。CPU?101部件可在單片IC管芯上。如本文所討論的，CPU?101可包括一個或多個處理器(或處理器核)，例如參照圖5。處理器102可包括各種部件，諸如私有或共享的高速緩存、執行單元、一個或多個存儲器/圖形控制模塊等(未示出)。而且，CPU?101可通過總線104與諸如系統存儲器106之類的其它部件通信。存儲器106可在例如與一個或多個I/O設備107通信的CPU?101的指導下儲存數據。設備107可以是根據外圍部件互連(PCI)(以及它的變型，諸如快速PCI(PCIe)規范，修訂2.0，2006年)(和/或諸如直接存儲器接口(DMI)之類的其它專有的或非專有I/O互連)通信的外圍設備。如下面將進一步討論的，CPU?101可包括根據上述PCIe規范和/或DMI的為與設備107通信提供支持的IIO?120。