[發明專利]處理器和輸入/輸出中樞的集成

有效

• 申請號: 201110158611.5
• 申請日: 2011-05-31
• 公開（公告）號: CN102270187A
• 公開（公告）日: 2011-12-07
• 發明（設計）人: L·P·洛伊;S·J·約丹;S·貝爾吉恩;S·S·坦;A·S·德瓦爾;S·T·斯里尼瓦桑
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 毛力

1.一種集成電路設備，包括：

處理器；以及

集成的輸入/輸出(IIO)邏輯，

其中來自IIO邏輯的邊帶信號使處理器的功率管理狀態改變。

2.如權利要求1所述的設備，其特征在于，所述IIO邏輯包括邊帶控制邏輯，用于生成指示IIO醒來的信號。

3.如權利要求1所述的設備，其特征在于，所述處理器包括邊帶控制邏輯，用于生成使IIO邏輯的功率管理狀態改變的信號。

4.如權利要求1所述的設備，其特征在于，所述處理器包括邊帶控制邏輯，用于生成指示處理器醒來的信號。

5.如權利要求1所述的設備，其特征在于，所述處理器請求IIO邏輯打開或關閉。

6.如權利要求5所述的設備，其特征在于，所述IIO邏輯生成指示IIO邏輯中的功率充足并且所述請求被確立的信號。

7.如權利要求1所述的設備，其特征在于，還包括用于儲存從處理器傳輸到IIO邏輯的數據的第一先進先出(FIFO)設備，以及用于儲存從IIO邏輯傳輸到處理器的數據的第二FIFO。

8.如權利要求1所述的設備，其特征在于，還包括一個或多個熔絲，用于指示與IIO邏輯相關聯的一個或多個選項。

9.如權利要求1所述的設備，還包括單個頻率選擇邏輯以進行處理器和IIO邏輯的頻率選擇。

10.如權利要求1所述的設備，其特征在于，所述處理器包括一個或多個處理器核。

11.一種集成電路設備，包括：

處理器；以及

集成的輸入/輸出(IIO)邏輯，

其中來自處理器的邊帶信號使IIO邏輯的功率管理狀態改變。

12.如權利要求11所述的設備，其特征在于，所述處理器包括邊帶控制邏輯，用于生成所述邊帶信號。

13.如權利要求11所述的設備，其特征在于，所述IIO邏輯包括邊帶控制邏輯，用于生成指示IIO醒來的信號。

14.如權利要求11所述的設備，其特征在于，所述IIO邏輯包括邊帶控制邏輯，用于生成使處理器的功率管理狀態改變的信號。

15.如權利要求11所述的設備，其特征在于，所述處理器包括邊帶控制邏輯，用于響應于平臺環境控制接口(PECI)請求生成使IIO邏輯中的功率按斜坡上升的信號。

16.如權利要求11所述的設備，其特征在于，所述IIO邏輯在系統存儲器和一個或多個I/O設備之間通信數據。

17.一種方法，包括：

生成使處理器或IIO邏輯的功率管理狀態改變的第一信號，其中處理器和IIO邏輯在同一集成電路管芯上；以及

響應于第一信號生成指示處理器或IIO邏輯之一是醒著的第二信號。

18.如權利要求17所述的方法，其特征在于，還包括在系統存儲器和一個或多個I/O設備之間經由IIO邏輯通信數據。

19.如權利要求17所述的方法，其特征在于，在第一FIFO中儲存從處理器傳輸到IIO邏輯的數據，以及在第二FIFO中儲存從IIO邏輯傳輸到處理器的數據。

20.如權利要求17所述的方法，其特征在于，還包括通過單個頻率選擇邏輯進行處理器和IIO邏輯的頻率選擇。