[發明專利]一種用于雙刻蝕阻擋層技術的應變硅工藝制作方法

有效

• 申請號: 201110150724.0
• 申請日: 2011-06-07
• 公開（公告）號: CN102420188A
• 公開（公告）日: 2012-04-18
• 發明（設計）人: 朱駿;張旭昇
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/336
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發明涉及一種微電子技術領域，尤其涉及一種用于雙刻蝕阻擋層技術的應變硅工藝制作方法。?

背景技術

隨著納米加工技術的迅速發展,晶體管的特征尺寸已進入納米級。通過等比例縮小的方法提高當前主流硅CMOS器件的性能受到越來越多物理、工藝的限制。為了使集成電路技術能延續摩爾定律所揭示的發展速度,必須開發與硅工藝兼容的新材料、新結構和新性質。近年來,應變硅技術由于在提高CMOS器件性能方面的卓越表現而備受關注。目前，業界存在3代應力硅集成技術，即第一代單刻蝕阻擋層技術的應變硅工藝集成技術、第二代雙刻蝕阻擋層技術的應變硅工藝集成技術、第三代鍺/硅源/漏嵌入式應變硅工藝集成技術。目前，第一代技術已普遍應用于65nm-45nm工藝生產中，但由于此項技術僅能增強單一一種器件無法整體提高CMOS的全面性能故可延展性不強。第二代技術，即雙刻蝕阻擋層技術的應變硅工藝集成技術，通過在溝道中引入適當的壓應力和張應力能分別提高PMOS的空穴遷移率和NMOS的電子遷移率，由于能夠分別對NMOS和PMOS進行單獨優化，可以進一步提升器件的性能，所以此種方式能夠延伸至40nm以下。但是，由于壓應力和張應力薄膜無法一次性完成淀積，因此導致需要兩次單獨的薄膜淀積，進而產生了兩種薄膜交疊區域的產生。交疊區域的刻蝕阻擋層比單一區域的刻蝕阻擋層厚，非常不利于后續的接觸孔刻蝕，極易導致接觸孔刻蝕不通的情況產生，將直接影響產品合格率。?

發明內容

本發明提供一種用于雙刻蝕阻擋層技術的應變硅工藝制作方法，通過刻蝕工藝降低雙刻蝕阻擋層在兩層薄膜交界重疊區域的薄膜厚度，使之保持與單一層刻蝕阻擋層薄膜區域的厚度相當。避免了不同區域（雙層薄膜疊加區域和單層薄膜區域）的刻蝕差異問題，防止了雙刻蝕阻擋層兩層薄膜在交界區域重疊極易導致后續接觸孔刻蝕不通的問題。?

為了實現上述目的，本發明采取的技術方案為：?

一種用于雙刻蝕阻擋層技術的應變硅工藝制作方法，其中，在一半導體器件所包含的NMOS晶體管柵電極外、側墻隔離層之上及其器件離子注入區域上覆蓋一層第一應力膜，在半導體器件所包含的PMOS晶體管柵電極外、側墻隔離層之上及其器件離子注入區域上覆蓋一層第二應力膜，其中所述第一應力膜和所述第二應力膜有交界的重疊區域，通過刻蝕將所述重疊區域的厚度變薄，使其厚度保持與單一第一應力膜或第二應力膜的厚度相當；之后，刻蝕PMOS器件、NMOS器件有源區之上的絕緣氧化層薄膜及第一應力膜、第二應力膜，及覆蓋第一應力膜和第二應力膜交界之上的絕緣氧化層薄膜及第一應力膜和第二應力膜的交界處，并同時刻蝕覆蓋NMOS晶體管柵電極的第一應力膜和覆蓋PMOS晶體管柵電極的第二應力膜及絕緣氧化層薄膜，形成分別接觸貫穿絕緣氧化層薄膜及第一應力膜和第二應力膜的交界處、NMOS晶體管柵電極、PMOS晶體管柵電極、PMOS器件有源區、NMOS器件有源區的接觸孔。

本發明的進一步實施例中，所述第一應力膜為覆蓋NMOS晶體管柵電極外、側墻隔離層及其器件離子注入區域上的張應力膜。?

本發明的進一步實施例中，所述第二應力膜為覆蓋PMOS晶體管柵電極外、側墻隔離層及其器件離子注入區域上的壓應力膜。?

本發明的進一步實施例中，在覆蓋所述第一應力膜和所述第二應力膜的交界處進行淀積。?

本發明的進一步實施例中，在覆蓋所述第一應力膜和所述第二應力膜的交界處進行光刻。?

本發明的進一步實施例中，之后，在覆蓋所述第一應力膜和所述第二應力膜的交界處進行刻蝕。?

本發明的進一步實施例中，最后，在覆蓋所述第一應力膜和所述第二應力膜的交界處進行清洗，使得通過刻蝕將第一應力膜和第二應力膜交界處的厚度變薄。?

本發明的進一步實施例中，在覆蓋所述第一應力膜和所述第二應力膜的交界處及絕緣氧化層薄膜，以及覆蓋NMOS晶體管柵電極的第一應力膜和覆蓋PMOS晶體管柵電極的第二應力膜及絕緣氧化層薄膜上進行光刻。?

本發明的進一步實施例中，之后，在覆蓋所述第一應力膜和所述第二應力膜的交界處及絕緣氧化層薄膜，以及覆蓋NMOS晶體管柵電極的第一應力膜和覆蓋PMOS晶體管柵電極的第二應力膜及絕緣氧化層薄膜上進行刻蝕。?

本發明的進一步實施例中，最后，將刻蝕形成的刻蝕接觸孔進行清洗。?

本發明由于采用了上述技術，使之具有的積極效果是：?

（1）通過刻蝕工藝降低第一應力膜和第二應力膜有交界重疊區域的薄膜厚度，使其厚度保持與單一第一應力膜或第二應力膜的厚度相當，有效地避免不同區域的刻蝕差異問題，。