[發明專利]溝槽式多晶硅二極管

有效

• 申請號: 201110147177.0
• 申請日: 2006-12-22
• 公開（公告）號: CN102322968A
• 公開（公告）日: 2012-01-18
• 發明（設計）人: 陳曲飛;羅伯特.徐;凱爾.特里爾;戴娃.帕塔納亞克
• 申請（專利權）人: 維西埃-硅化物公司
• 主分類號: G01K7/01
• 分類號: G01K7/01;H01L21/336;H01L29/866;H01L29/78;H01L27/06
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 丁藝;沙捷

本申請是申請日為2006年12月22日、申請號為200680050082.4、發明名稱為“溝槽式多晶硅二極管”的專利申請的分案申請。

技術領域

金屬氧化物半導體(MOS)集成電路(IC)和分立式功率MOS晶體管通過MOS晶體管的柵極接收輸入信號。如果高電壓輸入信號被施加到柵極，柵極氧化層可能不能承受該高電壓而擊穿。當人或機器運輸半導體器件時，可能會產生高于正常輸入電壓的電壓，導致對該半導體器件的損壞。

然而，電壓異常高的原因有很多種。例如，當從塑料包裝中取出IC或分立式MOS晶體管時，由于表面之間的摩擦會產生電荷。靜電的范圍可從幾百伏到幾千伏。如果這種高壓被施加到IC或分立封裝的管腳，封裝內的晶體管的柵極氧化層可能會發生電壓擊穿，這會導致晶體管失效。結果，可能會使整個IC或分立式MOS晶體管失效。

為了防止這種對MOS晶體管的損壞，向IC或分立式MOS晶體管封裝的管腳連接保護電路。這種保護電路典型地連接在每個輸入/輸出(I/O)基墊元件(input/output?pad)與集成電路之間。保護電路被設計成在I/O基墊元件被施以高電壓的時候導通。這樣，這些保護電路提供例如接地的電氣路徑，以安全地將由高峰值電壓引起的高峰值電流釋放出去，并保護MOS晶體管免遭柵極氧化層損壞。

對于表面成形(surface-formed)的多晶硅齊納二極管來說，優選的是溝槽式功率MOS晶體管中的ESD(靜電放電)保護。然而，隨著半導體IC和器件的特征尺寸(feature?size)變小，具有平面形狀以便于光刻模塊印刷小的特征(feature)從而實現較高的單元密度是非常重要的。傳統表面形成的多晶硅齊納二極管會增加表面拓撲，這限制了在光刻期間印刷小的特征的能力。

發明內容

本發明的實施例包括一種制造溝槽式多晶硅二極管的方法。該方法包括形成N^-(P^-)型外延層，在該N^-(P^-)型外延區域中形成溝槽并沿著該溝槽生長出厚的氧化絕緣層，該N^-(P^-)型外延層取決于N⁺(P⁺)型基板上的N溝道(P溝道)溝槽式MOSFET的漏極-源極擊穿電壓要求。該方法還包括用多晶硅填充溝槽，并對多晶硅進行回蝕，形成溝槽的頂面，并在溝槽式多晶硅區域中形成二極管，其中，二極管的一部分低于溝槽的頂面。

本發明的實施例還包括一種包括靜電放電保護的溝槽式MOSFET。該溝槽式MOSFET包括N^-(P^-)型外延區域，該N^-(P^-)型外延區域取決于N⁺(P⁺)型基板上的N溝道(P溝道)溝槽式MOSFET的漏極-源極擊穿電壓要求。在N^-(P^-)型外延區域中形成溝槽，其中，該溝槽包括頂面。柵極氧化層生長在溝槽上，并且柵極多晶硅沉積并被回蝕以形成溝槽式MOSFET的柵極。溝槽式MOSFET還包括P(N)型主體，該P(N)型主體形成于N^-(P^-)型外延區域中，并且在該P(N)型主體中形成N⁺(P⁺)型源極。

本發明的溝槽式多晶硅二極管通過將多晶硅齊納二極管結構置于硅中，極大地減小了硅表面的拓撲。傳統的多晶硅齊納二極管結構位于硅的表面上并且增加了硅的拓撲，限制了光刻的特征尺寸并減小了單元密度。在本發明的一個實施例中，修改條形源極塊(strip?source?block)可以確定多晶硅齊納二極管結構的不同的擊穿電壓。在本發明的一個實施例中，并行排列更多個溝槽式多晶硅齊納二極管單元可以確定不同的ESD等級。在本發明的一個實施例中，溝槽式多晶硅二極管也可以用于保護、箝位和溫度感測功能。

本發明的實施例包括一種制造溝槽式多晶硅二極管的方法。該方法包括在N+(P+)型基板上形成N-(P-)型外延區域，和在N-(P-)型外延區域中形成溝槽。該方法還包括在溝槽中形成絕緣層，用多晶硅填充溝槽，形成溝槽的頂面。該方法還包括在溝槽中形成P+(N+)型摻雜的多晶硅區域和N+(P+)型摻雜的多晶硅區域，和在溝槽中形成二極管，其中，二極管的一部分低于溝槽的頂面。

附圖說明

附圖結合在說明書中并構成說明書的一部分，附圖示出了本發明的各實施例，與說明書一起用來解釋本發明的原理。