[發明專利]半導體封裝件及其制法

有效

• 申請號: 201110145265.7
• 申請日: 2011-05-24
• 公開（公告）號: CN102779920A
• 公開（公告）日: 2012-11-14
• 發明（設計）人: 盧勝利;王日富;陳賢文;楊貫榆;王云漢
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L33/48
• 分類號: H01L33/48;H01L25/16;H01C7/10;H01L33/00
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明有關一種半導體封裝件，尤指一種具有電性保護層以提高良率的半導體封裝件。

背景技術

隨著電子產業的蓬勃發展，電子產品在型態上趨于輕薄短小，在功能上則逐漸邁入高性能、高功能、高速度化的研發方向。其中，發光二極管(Light-Emitting?Diode，LED)裝置中，為了避免靜電的損害，大多設有靜電放電(ElectroStatic?Discharge，ESD)結構。

目前高功率LED封裝件中，為了達到靜電防護的目的，通過將LED芯片與齊納二極管(Zener?Diode)或肖特基二極管(Schottky?Diode)反向并聯，以避免靜電對LED芯片的損害。如圖1A所示，該齊納二極管13與該LED芯片15形成反向并聯。通常，該齊納二極管13藉由打線方式電性連接LED芯片15，然而，該齊納二極管13或肖特基二極管的體積很小(約6mil)，因而不易進行打線制程，導致產能及良率不佳。

第7,768,754號美國專利提供另一種具有ESD保護的LED封裝件，如圖1B所示，其于一基板10內形成氧化鋅(ZnO)層13’，再于該基板10的上表面10a上的線路層11覆晶設置LED芯片15，最后以封裝膠體16進行封裝，以外露該基板10下表面10b上的電性接觸墊12。其中，該基板10中具有導電通孔14以電性連接該線路層11、電性接觸墊12與氧化鋅層13’。

現有LED封裝件中，以氧化鋅層13’取代齊納二極管或肖特基二極管，以避免于該齊納二極管或肖特基二極管上進行打線制程，且將該氧化鋅層13’內建于該基板10內，當該電性接觸墊12接置電源17后，該氧化鋅層13’與該LED芯片15將呈并聯狀態，如圖1B’所示，可達到避免靜電對該LED芯片15的損害的目的。

但是，現有LED封裝件中，該基板10的主要材質為膠體(binder)，而于該膠體中摻入氧化鋅顆粒，此制程過于復雜，導致制程時間增加，因而大幅提高成本。

因此，如何避免上述現有技術的種種問題，實為當前所要解決的目標。

發明內容

為克服現有技術的問題，本發明提供一種半導體封裝件及其制法，以達到ESD靜電保護的功效。

本發明的半導體封裝件包括：具有相對的第一及第二表面的基板；形成于該基板的第一表面上的第一線路層；形成于該基板的第二表面上并電性連接該第一線路層的第二線路層，且該第二線路層具有多個電性接觸墊；形成于該基板的第二表面上并電性連接該第二線路層的電性保護層；設于該基板的第一表面上的芯片，且電性連接該第一線路層，以電性導通至該第二線路層；以及封裝膠體，形成于該基板的第一表面及第一線路層上以包覆該芯片，且外露出該電性接觸墊。

本發明還提供一種該半導體封裝件的制法，包括：提供一具有相對的第一表面及第二表面的基板；形成電性保護層于該基板的部分第二表面上；形成第一線路層于該基板的部分第一表面上，且形成第二線路層于該基板的部分第二表面上并電性連接該電性保護層，該第一及第二線路層通過導電路徑而相互電性連接，又該第二線路層具有多個電性接觸墊；設置芯片于該基板的第一表面上，且電性連接該芯片與第一線路層，以令該芯片電性導通至該第二線路層；以及形成封裝膠體于該基板的第一表面及第一線路層上，以包覆該芯片，且外露出各該電性接觸墊。

前述的半導體封裝件及其制法中，該電性保護層可作為ESD結構，其材質可為金屬氧化物，例如氧化鋅。

前述的半導體封裝件及其制法中，該基板的側面上可具有導電層，以作為電性連接該第一及第二線路層的導電路徑。

于另一實施例中，該基板還具有位于該第一表面上的凹槽，使該芯片設于該凹槽的底面上，且該基板中可具有連通該凹槽底部與第二表面的通孔及形成于該通孔中的導電通孔，以作為導電路徑。

由上可知，本發明的半導體封裝件，通過將電性保護層設于該基板的第二表面上，且外露出該封裝膠體，因而不需摻入或形成于基板中，相較于現有技術的摻入制程，本發明可大幅降低成本。

另外，當接置電源于該些電性接觸墊上時，該電性保護層與該芯片將呈并聯狀態，以達到ESD靜電保護的功效，所以無需設置齊納二極管或肖特基二極管，而無需于齊納二極管或肖特基二極管上進行打線制程，因而使本發明可提升產能及良率。

附圖說明

圖1A為現有LED元件與齊納二極管的電路示意圖；

圖1B為現有半導體封裝件的剖面示意圖；

圖1B’為第1B圖的電路示意圖；