[發明專利]成膜方法和成膜裝置

有效

• 申請號: 201110141591.0
• 申請日: 2011-05-27
• 公開（公告）號: CN102263027A
• 公開（公告）日: 2011-11-30
• 發明（設計）人: 原田豪繁;兩角友一朗;菱屋晉吾
• 申請（專利權）人: 東京毅力科創株式會社
• 主分類號: H01L21/316
• 分類號: H01L21/316;H01L21/31
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇;張會華

技術領域

本發明涉及在半導體晶圓等被處理基板上形成氧化鋯系膜的成膜方法和成膜裝置。

背景技術

最近，應LSI的高集成化、高速化的要求，構成LSI的半導體元件的設計規則越來越微細化。隨著該微細化，要求電介質膜的電容上升，并要求等效SiO₂膜厚EOT(Equivalent?Oxide?Thickness)小的高介電常數的電介質膜。對于這樣的電介質膜而言，為了獲得更高的介電常數，需要使該電介質膜結晶化，而且要求結晶性相當高的膜。此外，由于器件的原因，存在熱預算的限制，期望能夠在低溫下進行成膜、結晶化的膜。

作為能應用于這些用途的高介電常數材料，氧化鋯(ZrO₂)膜正在被研究(例如專利文獻1)。此外，作為在低溫下形成氧化鋯膜的方法，公知有以下的ALD工藝，即，作為原料氣體(前體)例如使用四(乙基甲基氨基)鋯(TEMAZ)，作為氧化劑例如使用O₃氣體，交替地供給上述四(乙基甲基氨基)鋯和O₃氣體(例如專利文獻2)。氧化鋯容易結晶化，通過利用這樣的方法在低溫下成膜，或之后在450℃以下的低溫下退火，能不對器件造成不良影響地使電介質膜結晶。

另外，對于這樣的電介質膜，不僅要求介電常數高，還要求漏泄電流低，但是若像上述那樣地使電介質膜結晶，則存在因從結晶粒界漏泄出來的結晶粒界漏泄導致漏泄電流增大這樣的問題。

為了解決這樣的問題，在專利文獻3中提出有以下的方法，即，具有向處理容器內多次交替地供給鋯原料和氧化劑而在基板上形成ZrO₂膜的工序、以及向處理容器內1次或多次交替地供給硅原料和氧化劑而在基板上形成SiO₂膜的工序，并且調整供給次數以使膜中的Si濃度為1～4atm％地進行上述工序，將上述供給次數的ZrO₂膜成膜和SiO₂膜成膜的循環作為1個循環，進行1個以上的該循環而形成規定膜厚的氧化鋯系膜。由此，能在維持氧化鋯結晶的狀態下抑制粒界漏泄，能維持與ZrO₂單質膜同等的高介電常數且實現低泄漏電流。

專利文獻1：日本特開2001-152339號公報

專利文獻2：日本特開2006-310754號公報

專利文獻3：日本特開2010-067958號公報

因為上述專利文獻3的技術能夠獲得與ZrO₂單質膜同等的高介電常數，隨之能夠獲得與ZrO₂單質膜同等的EOT，并且能實現低漏泄電流，因此，正在研究將該專利文獻3的技術應用于DRAM電容器膜。

可是，可知在將上述專利文獻3的技術應用在形成如DRAM電容器膜那樣的形成于凹凸形狀部位的膜的情況下，有時電介質特性和漏泄電流特性變差。

發明內容

本發明的目的在于，提供一種能夠可靠地形成即使在凹凸形狀部位漏泄電流也小的、高介電常數的氧化鋯系膜的成膜方法和成膜裝置。

本發明人為了解決上述課題而反復進行了研究，其結果發現，在像DRAM電容器膜那樣在凹凸形狀部位如專利文獻3那樣形成含有Si的ZrO₂膜的情況下，因為SiO₂和ZrO₂的階梯覆蓋性能的不同，凹凸形狀部位的凹部內的膜與平坦部的膜相比具有Si濃度提高的傾向，這樣，由于Si濃度提高而超過規定濃度，產生介電常數降低以及漏泄電流特性的變差。于是，為了抑制這樣的因在凹部中Si濃度提高而造成的介電常數降低以及漏泄電流特性的變差，發現了采用能夠盡量降低Si濃度的成膜方法是有效的。

本發明是基于這樣的見解而提出的，在第1技術方案中，提供一種成膜方法，其特征在于，向能保持真空的處理容器內搬入被處理體，然后將上述處理容器內保持為真空的狀態，通過分別調整第1工序的次數和第2工序的次數地實施該第1工序和第2工序，一邊控制膜中的Si濃度一邊形成規定膜厚的氧化鋯系膜，該第1工序為，向上述處理容器內以鋯原料、氧化劑的順序依次供給鋯原料和氧化劑，從而在被處理體上形成ZrO膜；該第2工序為，向上述處理容器內以鋯原料、硅原料、氧化劑的順序依次供給鋯原料、硅原料和氧化劑，從而在被處理體上形成摻雜有Si的ZrO膜。