[發明專利]半導體器件及其制造方法

有效

• 申請號: 201110131064.1
• 申請日: 2011-05-20
• 公開（公告）號: CN102789986A
• 公開（公告）日: 2012-11-21
• 發明（設計）人: 徐偉中
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 屠長存

技術領域

本發明涉及半導體技術，特別涉及半導體器件及其制造方法。

背景技術

隨著半導體技術的不斷發展，MOSFET特征尺寸不斷縮小，載流子遷移率降低的問題引起了業內的極大關注，并且已提出了若干種增強載流子遷移率的方案。

其中一些方案是通過在MOSFET的溝道區中施加應力來實現增強載流子遷移率的目的的。

如果對MOS器件的溝道區施加應力，使其產生應變，則可以影響其載流子遷移率。具體說來，NMOS器件是電子導電的，因此晶格間距越大，晶格散射的作用就越小，電子遷移率就越大，驅動電流就越大，因此希望對溝道施加拉伸應力使得晶格變大；而PMOS器件則正好相反，晶格越小，空穴遷移率越大，所以希望對溝道施加壓縮應力。

一種對溝道區施加應力的方法是覆蓋薄膜應力技術。

在源區、漏區和柵極上形成了硅化物以后沉積應力膜，可以將應力傳遞到溝道區，從而對器件的性能產生顯著影響。作為應力膜的示例，已知采用熱化學氣相沉積方法沉積的Si₃N₄薄膜具有拉伸應力，而采用等離子體化學氣相沉積方法沉積的Si₃N₄薄膜具有壓縮應力。

為了同時改善NMOS器件和PMOS器件的性能，可以分別在NMOS器件上沉積拉伸應力膜，在PMOS器件上沉積壓縮應力膜。例如，可以先沉積拉伸應力膜，然后蝕刻去除覆蓋PMOS器件的拉伸應力膜，再沉積壓縮應力膜，去除NMOS器件上的壓縮應力膜。

為了更好地將應力傳遞到溝道區，提出了應力近鄰技術(SPT)。即在沉積應力膜之前，先將柵極兩側的側壁間隔件的厚度降低，從而減小應力膜與溝道區之間的距離，使得應力膜中的應力能夠更有效地傳遞到溝道區中，從而取得更好的效果。

下面參考圖1A至圖1E描述應力近鄰技術的一種實現方案。

首先，如圖1A所示，在以柵極為掩模對襯底10執行輕摻雜區(LDD)注入之后，依次沉積氧化硅層30和氮化硅層40。氮化硅層40可以較厚，而氧化硅層30可以較薄。

然后，如圖1B所示，對氧化硅層30和氮化硅層40進行蝕刻，以在柵極側壁形成側壁間隔件50。側壁間隔件50包括剩余的氧化硅部分35和剩余的氮化硅部分45。然后執行源漏注入。

接下來，如圖1C所示，在源區、漏區和柵極上沉積金屬，例如鎳(Ni)或鉑(Pt)，執行硅化工藝，形成硅化物60。

接下來，如圖1D所示，蝕刻去除氮化硅部分45。

接下來，如圖1E所示，沉積應力膜70。

由于在采用側壁間隔件50限定了源漏區之后，去除了其中較厚的氮化硅部分45，使得應力膜70更加鄰近溝道區，從而能夠更有效地將應力膜中的應力傳遞到溝道區中。

然而，在如圖1D所示去除氮化硅部分45時，之前形成的硅化物60也會有所損失。因此，與不采用上述方案的情況相比，需要形成更多的硅化物。

因此，需要一種新的實現應力近鄰技術的方法，其中能夠避免硅化物損失的問題。

發明內容

本發明一個方面的目的是提供一種制造半導體器件的方法，其在實現應力近鄰技術的同時避免了硅化物損失的問題。

根據本發明的一個方面，提供了一種制造半導體器件的方法。該方法包括以下步驟：在襯底上形成柵極；形成從內往外依次包括第一材料層、第二材料層和第三材料層的疊層，以覆蓋襯底表面和柵極的上表面以及柵極的兩側側壁；蝕刻疊層，以在柵極的兩側側壁上形成側壁間隔件，側壁間隔件包括第一材料層、第二材料層和第三材料層的剩余部分；執行離子注入以在柵極兩側分別形成源區和漏區；去除第三材料層的剩余部分的部分或全部；執行預清洗工藝，其中第二材料層的剩余部分的部分或全部被去除；在源區、漏區和柵極上部形成硅化物；沉積應力膜，以覆蓋硅化物和第一材料層的剩余部分。

優選地，在去除第三材料層的剩余部分的部分或全部時，第二材料層的剩余部分可以用作阻擋層。

優選地，去除第三材料層的剩余部分的部分或全部的步驟可以是通過相對于第二材料層具有高選擇比的濕法或干法蝕刻工藝執行的。

優選地，第一材料層和第三材料層可以是氮化硅層或氮氧化硅層，第二材料層可以是氧化硅層。

優選地，疊層還可以包括位于第一材料層之下的氧化物層，側壁間隔件還可以包括氧化物層的剩余部分，并且在執行預清洗工藝時，第一材料層的剩余部分可以用作阻擋層，以避免氧化物層被去除。

優選地，氧化物層可以是氧化硅層。