[發(fā)明專利]數(shù)據(jù)輸入輸出控制裝置及半導(dǎo)體存儲(chǔ)裝置系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201110108511.1
• 申請(qǐng)日: 2011-04-28
• 公開（公告）號(hào): CN102289394A
• 公開（公告）日: 2011-12-21
• 發(fā)明（設(shè)計(jì)）人: 竹內(nèi)健;田中丸周平
• 申請(qǐng)（專利權(quán)）人: 國立大學(xué)法人東京大學(xué)
• 主分類號(hào): G06F11/10
• 分類號(hào): G06F11/10
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 劉瑞東;段承恩

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)輸入輸出控制裝置及半導(dǎo)體存儲(chǔ)裝置系統(tǒng)，特別地說，涉及將從主機(jī)裝置輸入的數(shù)據(jù)編碼為規(guī)定糾錯(cuò)碼并在非易失性的半導(dǎo)體存儲(chǔ)裝置存儲(chǔ)，并且，輸入半導(dǎo)體存儲(chǔ)裝置所存儲(chǔ)的數(shù)據(jù)，對(duì)輸入數(shù)據(jù)用規(guī)定糾錯(cuò)碼糾錯(cuò)并解碼后向主機(jī)裝置輸出的數(shù)據(jù)輸入輸出控制裝置及具備這樣的數(shù)據(jù)輸入輸出控制裝置的半導(dǎo)體存儲(chǔ)裝置系統(tǒng)。

背景技術(shù)

傳統(tǒng)，作為該種數(shù)據(jù)輸入輸出控制裝置，提案了根據(jù)來自CPU的請(qǐng)求而控制閃速存儲(chǔ)器的裝置，其中搭載了糾錯(cuò)電路，將輸入的數(shù)據(jù)寫入閃速存儲(chǔ)器時(shí)，按512字節(jié)依次讀入輸入的數(shù)據(jù)，編碼為522字節(jié)的糾錯(cuò)碼后向閃速存儲(chǔ)器寫入，從閃速存儲(chǔ)器讀出數(shù)據(jù)時(shí)，在從閃速存儲(chǔ)器讀出的數(shù)據(jù)產(chǎn)生錯(cuò)誤時(shí)采用糾錯(cuò)碼糾正錯(cuò)誤并將讀出數(shù)據(jù)解碼后輸出(例如，參照非專利文獻(xiàn)1)。該裝置中，通過搭載這樣的糾錯(cuò)電路，閃速存儲(chǔ)器所存儲(chǔ)的數(shù)據(jù)因?yàn)槿魏我蚨a(chǎn)生反相的錯(cuò)誤時(shí)，可糾正產(chǎn)生的錯(cuò)誤。

非專利文獻(xiàn)1：Toru?Tanzawa，Tomoharu?Tanaka，Ken?Takeuchi，Riichiro?Shirota，Seiichi?Aritomo，Hiroshi?Watanabe，Gertjan?Hemink，Kazuhiro?Shimizu，Shinji?Sato，Yuji?Takeuchi，and?Kazunori?Ohuchi，“ACompact?On-Chip?ECC?for?Low?Cost?Flash?Memories”，IEEE?JOURNAL?OF?SOLID-STATE?CIRCUITS，VOL.32，NO.5，MAY?1997

但是，上述的數(shù)據(jù)輸入輸出控制裝置中，將糾錯(cuò)碼的碼長(zhǎng)作為規(guī)定長(zhǎng)度，采用這樣的規(guī)定長(zhǎng)度的糾錯(cuò)碼進(jìn)行數(shù)據(jù)的糾錯(cuò)，因此，可糾正比特?cái)?shù)存在上限，在閃速存儲(chǔ)器存儲(chǔ)的數(shù)據(jù)產(chǎn)生超過可糾正比特?cái)?shù)的上限的錯(cuò)誤時(shí)，無法糾正這樣的錯(cuò)誤。作為糾正更多的錯(cuò)誤的方法，考慮采用更長(zhǎng)碼長(zhǎng)的糾錯(cuò)碼的方法，但是該場(chǎng)合，糾錯(cuò)電路中進(jìn)行數(shù)據(jù)編碼、解碼所需處理時(shí)間增大，糾錯(cuò)電路的消耗功率增大。

發(fā)明內(nèi)容

本發(fā)明的數(shù)據(jù)輸入輸出控制裝置及半導(dǎo)體存儲(chǔ)裝置系統(tǒng)，主要目的是在半導(dǎo)體存儲(chǔ)裝置存儲(chǔ)的數(shù)據(jù)產(chǎn)生錯(cuò)誤時(shí)，可以糾正更多的錯(cuò)誤。

本發(fā)明的數(shù)據(jù)輸入輸出控制裝置及半導(dǎo)體存儲(chǔ)裝置系統(tǒng)為了實(shí)現(xiàn)上述的目的，采用以下的手段。

本發(fā)明的第1數(shù)據(jù)輸入輸出控制裝置，將從主機(jī)裝置輸入的數(shù)據(jù)編碼為規(guī)定糾錯(cuò)碼并在非易失性的半導(dǎo)體存儲(chǔ)裝置存儲(chǔ)，并且輸入在上述半導(dǎo)體存儲(chǔ)裝置存儲(chǔ)的數(shù)據(jù)，用上述規(guī)定糾錯(cuò)碼對(duì)該輸入數(shù)據(jù)糾錯(cuò)并解碼，向上述主機(jī)裝置輸出，其特征在于，具備：

數(shù)據(jù)糾正輸入輸出電路，其具備：糾錯(cuò)信息存儲(chǔ)部，其存儲(chǔ)編碼為上述規(guī)定糾錯(cuò)碼的數(shù)據(jù)的長(zhǎng)度即執(zhí)行用數(shù)據(jù)長(zhǎng)度以及上述規(guī)定糾錯(cuò)碼的長(zhǎng)度即執(zhí)行用碼長(zhǎng)；編碼部，其按上述存儲(chǔ)的執(zhí)行用數(shù)據(jù)長(zhǎng)度依次讀入輸入的數(shù)據(jù)，將該讀入數(shù)據(jù)編碼為上述執(zhí)行用碼長(zhǎng)的上述規(guī)定糾錯(cuò)碼，向上述半導(dǎo)體存儲(chǔ)裝置輸出；解碼部，其按上述存儲(chǔ)的執(zhí)行用碼長(zhǎng)依次讀入輸入的數(shù)據(jù)，通過上述規(guī)定糾錯(cuò)碼對(duì)該讀入數(shù)據(jù)糾錯(cuò)并解碼，向上述主機(jī)裝置輸出；錯(cuò)誤檢測(cè)部，其按上述存儲(chǔ)的執(zhí)行用碼長(zhǎng)依次讀入輸入的數(shù)據(jù)，通過上述規(guī)定糾錯(cuò)碼對(duì)該讀入的n個(gè)(n是1以上的整數(shù))數(shù)據(jù)，檢測(cè)上述讀入數(shù)據(jù)中發(fā)生錯(cuò)誤的數(shù)據(jù)數(shù)即錯(cuò)誤數(shù)據(jù)數(shù)；和存儲(chǔ)處理部，其在上述檢測(cè)的錯(cuò)誤數(shù)據(jù)數(shù)超過預(yù)定的上限錯(cuò)誤數(shù)時(shí)，將可糾正及檢測(cè)比由1個(gè)上述執(zhí)行用碼長(zhǎng)的規(guī)定糾錯(cuò)碼可糾正及檢測(cè)的錯(cuò)誤數(shù)的上限多的錯(cuò)誤且數(shù)據(jù)的長(zhǎng)度比上述糾錯(cuò)信息存儲(chǔ)部存儲(chǔ)的執(zhí)行用數(shù)據(jù)長(zhǎng)度長(zhǎng)的數(shù)據(jù)的長(zhǎng)度以及上述規(guī)定糾錯(cuò)碼的碼長(zhǎng)，分別作為上述執(zhí)行用數(shù)據(jù)長(zhǎng)度以及上述執(zhí)行用碼長(zhǎng)在上述糾錯(cuò)信息存儲(chǔ)部存儲(chǔ)；和