[發(fā)明專利]一種用于數(shù)據(jù)驅(qū)動的可重構(gòu)計算陣列數(shù)據(jù)耦合器

無效

• 申請?zhí)枺?/td>: 201110103643.5
• 申請日: 2011-04-25
• 公開（公告）號: CN102281054A
• 公開（公告）日: 2011-12-14
• 發(fā)明（設(shè)計）人: 李碧琛;沈海斌
• 申請（專利權(quán)）人: 浙江大學
• 主分類號: H03K19/14
• 分類號: H03K19/14
• 代理公司: 杭州求是專利事務(wù)所有限公司 33200
• 代理人: 周烽

1.一種用于數(shù)據(jù)驅(qū)動的可重構(gòu)計算陣列數(shù)據(jù)耦合器，其特征在于，它包括用于設(shè)置和輸出數(shù)據(jù)耦合器工作狀態(tài)的數(shù)據(jù)耦合器控制單元（1）、按照尋址模式產(chǎn)生地址的地址生成器（2）、用于存儲計算過程中的輸入輸出數(shù)據(jù)的計算高速緩存（3）、總線接口單元（4）、控制寄存器（5）、輸入端口（6）、輸出端口（7）和內(nèi)部總線（8）等；其中，總線接口單元（4）的一端與外部總線相連接，另一端與內(nèi)部總線（8）相連，數(shù)據(jù)耦合器控制單元（1）的一端與外部總線連接，另一端與控制寄存器（5）連接，地址生成器（2）分別與內(nèi)部總線（8）和計算高速緩存（3）的一個輸入端相連接；計算高速緩存（3）與內(nèi)部總線（8）連接，并有兩組傳輸端口，其中一組傳輸端口與內(nèi)部總線（8）相連接，另一組傳輸端口的輸入端與輸入端口（6）的輸出端相連，輸出端與輸出端口（7）的輸入端相連接，輸入端口（6）和輸出端口（7）分別和內(nèi)部總線（8）連接。

2.根據(jù)權(quán)利要求1所述的用于數(shù)據(jù)驅(qū)動的可重構(gòu)計算陣列數(shù)據(jù)耦合器，其特征在于，所述地址生成器（2）包括地址參數(shù)緩存（9）、地址計算單元（10）、協(xié)處理單元（11）、計數(shù)器（12）和計數(shù)允許信號產(chǎn)生邏輯單元（13）等；其中，計數(shù)允許信號產(chǎn)生邏輯單元（13）分別與地址參數(shù)緩存（9）和計數(shù)器（12）相連接，協(xié)處理器單元（11）分別與地址計算單元（10）、計數(shù)允許信號產(chǎn)生邏輯（13）和計數(shù)器（12）相連接，地址計算單元（10）分別與地址參數(shù)緩存（9）和計數(shù)允許信號產(chǎn)生邏輯（13）相連。

3.根據(jù)權(quán)利要求1所述的用于數(shù)據(jù)驅(qū)動的可重構(gòu)計算陣列數(shù)據(jù)耦合器，其特征在于，所述輸入端口（6）包括64位有效位寄存器（14），64位有效位備份寄存器（15），定時器（16），有效位檢查單元（17）和比較邏輯（18）等；其中，比較邏輯（18）分別與64位有效位寄存器（14）和64位有效位備份寄存器（15）相連，

有效位檢查單元（17）與64位有效位寄存器（14）相連，定時器（16）與數(shù)據(jù)耦合器控制單元（1）相連。

4.根據(jù)權(quán)利要求1所述的用于數(shù)據(jù)驅(qū)動的可重構(gòu)計算陣列數(shù)據(jù)耦合器，其特征在于，所述輸出端口（7）包括64位數(shù)據(jù)寄存器（19）、64位有效位寄存器（20）、64位有效位備份寄存器（21）、64位回應寄存器（22）、定時器（23）、比較邏輯（24）、數(shù)據(jù)擴展單元（25）和數(shù)據(jù)輸出邏輯（26）等；其中，64位數(shù)據(jù)寄存器（19）分別與數(shù)據(jù)擴展單元（25）和數(shù)據(jù)輸出邏輯（26）相連，數(shù)據(jù)擴展單元（25）與64位有效位寄存器（20）相連，比較邏輯（24）分別與64位有效位寄存器（20）、定時器（23）、64位有效位備份寄存器（21）、64位回應寄存器（22）相連。