[發明專利]半導體器件及其制造方法

有效

• 申請號: 201110094967.7
• 申請日: 2011-04-15
• 公開（公告）號: CN102738234A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 尹海洲;朱慧瓏;駱志炯
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L21/768
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 初媛媛;劉鵬

技術領域

本發明涉及半導體制造技術領域，特別涉及一種半導體器件及其制造方法。

背景技術

包括源區和漏區的半導體器件（比如晶體管）是集成電路中的常用元件。而在半導體器件的源區和漏區與電路中的其他部件之間實現所需電連接的接觸結構，是電路中的重要組成部分之一。

圖1示出了現有的接觸結構的實例。如圖1所示，接觸結構130形成在包括柵極、源區和漏區的半導體器件的源區和漏區上。該接觸結構的頂部131大于其底部133。

然而，這樣的接觸結構具有以下問題。由于該接觸結構的底部較小，所以該接觸結構與源區和漏區的接觸面積較小，隨著半導體器件尺寸的逐漸縮小，其對接觸電阻的影響逐漸增大。此外，這種接觸結構的頂部與半導體器件的柵極頂部之間的距離較小，這增大了接觸結構與柵極之間短路的可能性。

發明內容

本發明的其中一個目的是克服以上缺點中的至少一個，并提供一種改進的半導體器件及其制造方法。

根據本發明的一個方面，提供了一種半導體器件，包括柵堆疊、源區、漏區、接觸塞和層間介質，所述柵堆疊形成于襯底上，所述源區和所述漏區位于所述柵堆疊兩側且嵌于所述襯底中，所述接觸塞嵌于所述層間介質中，其中，所述接觸塞包括第一部，所述接觸塞以所述第一部接于所述源區和/或所述漏區上，所述第一部的上表面與所述柵堆疊的上表面齊平，且所述第一部的側壁與其底壁的夾角小于90°。

所述第一部的側壁與其底壁的夾角小于90°，可使所述第一部的頂部小于其底部。換言之，包含該第一部的半導體器件與其他同尺寸的半導體器件相比，該第一部的頂部面積較小而底部面積較大。因此，既可使該第一部與源區和/或漏區的接觸面積增大，利于減小接觸電阻；也可使該第一部的頂部與柵堆疊的頂部之間的距離增大，利于降低該第一部與柵堆疊之間短路的可能性。

根據本發明的再一方面，提供了一種半導體器件的制造方法，包括：

在（100）襯底上形成柵堆疊基體，并在所述柵堆疊基體兩側形成源區和漏區；

在所述源區和/或所述漏區上以晶面外延工藝形成外延層，以使所述外延層的側壁與其底壁的夾角小于90°；

形成平坦化的層間介質，以暴露所述外延層；

至少去除部分高度的所述外延層，以形成接觸孔；

以導電材料填充所述接觸孔。

通過先在形成于（100）襯底上的源區和/或漏區上以晶面外延工藝形成外延層，以使所述外延層的側壁與其底壁的夾角小于90°，再在至少去除部分高度的所述外延層后形成接觸孔，再以導電材料填充所述接觸孔，進而可形成第一部，且使所述第一部的側壁與其底壁的夾角小于90°，即，使所述第一部的頂部小于其底部。換言之，包含該第一部的半導體器件與其他同尺寸的半導體器件相比，該第一部的頂部面積較小而底部面積較大。因此，既可使該第一部與源區和/或漏區的接觸面積增大，利于減小接觸電阻；也可使該第一部的頂部與柵堆疊的頂部之間的距離增大，利于降低該第一部與柵堆疊之間短路的可能性。

附圖說明

本發明的這些和其它目的、特征和優點將會從結合附圖對于本發明示例性實施例的以下詳細描述中變得更為清楚明了。在附圖中：

圖1?示出了現有的接觸結構的橫截面示意圖。

圖2示出了根據本發明示例性實施例的半導體器件的橫截面示意圖。

圖3A示出了根據本發明的示例性實施例制造半導體器件的第一步驟，通過該步驟形成了外延層。

圖3B示出了根據本發明的示例性實施例制造半導體器件的第二步驟，在該步驟中形成了層間介質。

圖3C示出了根據本發明的示例性實施例制造半導體器件的第三步驟，通過該步驟形成了平坦化的層間介質。

圖3D示出了根據本發明的示例性實施例制造半導體器件的第四步驟，在該步驟中形成了接觸孔。

圖3E示出了根據本發明的示例性實施例制造半導體器件的可選的第五步驟，通過該步驟形成了接觸層。

圖3F示出了根據本發明的示例性實施例制造半導體器件的第六步驟，在該步驟中利用導電材料填充了接觸孔。

圖3G示出了根據本發明的示例性實施例制造半導體器件的可選的第七步驟，在該步驟中形成了平坦化的第一部。

具體實施方式

以下將結合附圖詳細描述本發明的示例性實施例。附圖是示意性的，并未按比例繪制，且只是為了說明本發明的實施例而并不意圖限制本發明的保護范圍。為了使本發明的技術方案更加清楚，本領域熟知的工藝步驟及器件結構在此省略。