[發明專利]信號控制設備和信號控制方法

無效

• 申請號: 201110094410.3
• 申請日: 2011-04-15
• 公開（公告）號: CN102236623A
• 公開（公告）日: 2011-11-09
• 發明（設計）人: 田中慎治郎
• 申請（專利權）人: 索尼公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 黃小臨

技術領域

本發明涉及適合于同時訪問例如雙端口RAM的信號控制設備和信號控制方法。

背景技術

過去，使用兩個CPU通過其獲得對數據的訪問的雙端口RAM。但是，當兩個不同的CPU同時試圖讀/寫訪問雙端口RAM時，有時不保證數據被讀取。例如，當在向雙端口RAM寫數據和從雙端口RAM讀數據之間發生訪問沖突時，存在由于各個端口的訪問時刻之間的差而在數據的重寫期間數據被讀取的危險。在此情況下，存在讀取不明確值的可能性。由于此原因，即使當兩個CPU同時獲得對雙端口RAM的訪問時，已經采用以下各種對策以便正確地讀數據。

(1)通過確定定時使得各個CPU的讀和寫彼此不重疊來避免沖突。

(2)一個CPU等候讀操作而另一CPU在向雙端口RAM寫數據期間輸出忙碌信號等。

(3)通過準備兩對雙端口RAM以分配(distribute)各個訪問來避免沖突，并且當沒有總線訪問時合并RAM的細節(日本未審查實用新型登記申請公開No.5-23263)。

(4)所寫的數據被鎖存(日本未審查專利申請公開No.6-19832、日本未審查專利申請公開No.4-313132以及日本未審查專利申請公開No.3-292695)。

發明內容

但是，當使用以上所述的技術(1)和(2)確定了訪問時刻或者CPU等待時，可能發生對CPU的限制或者時間的浪費，或者對CPU的訪問時刻可能受限制。此外，當使用技術(3)時，需要用于合并的大量資源，由此增加制造成本。

當使用技術(4)時，需要鎖存所寫的數據并對雙端口RAM進行后寫入(post-writing)。因此，必須嵌入后寫入電路。由于此原因，控制雙端口RAM的電路的尺寸增加，并且對雙端口RAM的控制變得復雜。此外，即使在“寫使能(Write?Enable)”狀態結束后，也必須保持地址和所寫的數據。因此，該技術不適合于以非常短的周期的連續寫入。

考慮到以上，期望提供能夠在兩個CPU同時進行從雙端口RAM讀數據和向該雙端口RAM寫數據時正確地讀取數據信號的信號控制設備和信號控制方法。

根據本發明的一個實施例，使用由分別連接到兩個端口的第一和第二CPU以預定操作時刻從其讀數據信號和向其寫數據信號的雙端口RAM。

檢測第一CPU從該雙端口RAM讀數據信號的地址與第二CPU向該雙端口RAM寫數據信號的地址之間的沖突。

第一存儲單元存儲第一CPU從該雙端口RAM讀取的數據信號。當檢測到各地址之間的沖突并且第一CPU不處于可讀狀態時，第二存儲單元存儲從第二CPU向該雙端口RAM寫數據信號的地址所讀取的數據信號，而不管第二CPU是否處于可寫狀態。

當未檢測到各地址之間的沖突并且第一CPU處于可讀狀態時，從第一存儲單元讀取數據信號。當檢測到各地址之間的沖突并且第一CPU不處于可讀狀態時，無論第二CPU是否處于可寫狀態，從第一存儲單元讀取數據信號。另一方面，當檢測到各地址之間的沖突、第一CPU不處于可讀狀態并且第二CPU處于可寫狀態時，從第二存儲器單元讀取數據信號。因此，通過將輸出數據信號的讀取源切換到第一CPU連接到的端口，讀取的數據信號被輸出到進入可讀狀態的第一CPU。

從而，當第一和第二CPU同時分別從雙端口RAM讀數據和向其寫數據時，不管讀地址和寫地址之間的沖突，都可以從雙端口RAM正確地讀取數據信號。

根據本發明的該實施例，當第一和第二CPU分別從雙端口RAM讀數據和向其寫數據時，基于第一CPU的可讀狀態以及第二CPU的可寫狀態來切換數據信號的讀取源。因此，可以在任意時刻獲得對相同地址的數據的訪問，而不依賴于每個CPU的操作速度。此時，因為進行讀的CPU不需要等待直到進行寫的CPU完成處理，因此可以獲得以高速讀取數據信號的優點。

附圖說明

圖1是圖示根據本發明的一個實施例的視頻處理系統的示例內部配置的框圖。

圖2是圖示根據本發明的實施例的信號控制設備的示例內部配置的框圖。

圖3A到3C是圖示根據本發明的實施例的其中第一CPU的讀和第二CPU的寫同時發生的例子的時序圖。

圖4A到4C是圖示根據本發明的實施例的其中第二CPU的寫在第一CPU的讀期間沖突的例子的時序圖。

圖5A到5C是圖示根據本發明的實施例的其中第一CPU的讀在第二CPU的寫期間沖突的例子的時序圖。

圖6是圖示根據本發明的實施例的信號控制方法的例子的流程圖。

具體實施方式