[發明專利]信號控制設備和信號控制方法

無效

• 申請號: 201110094410.3
• 申請日: 2011-04-15
• 公開（公告）號: CN102236623A
• 公開（公告）日: 2011-11-09
• 發明（設計）人: 田中慎治郎
• 申請（專利權）人: 索尼公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 黃小臨

1.一種信號控制設備，包括：

雙端口RAM，由分別連接到兩個端口的第一和第二CPU以預定操作時刻從其讀數據信號和向其寫數據信號；

地址沖突檢測單元，其檢測第一CPU從該雙端口RAM讀數據信號的地址與第二CPU向該雙端口RAM寫數據信號的地址之間的沖突；

第一存儲單元，其存儲第一CPU從該雙端口RAM讀取的數據信號；

第二存儲單元，其在檢測到各地址之間的沖突并且第一CPU不處于可讀狀態時，存儲從第二CPU向該雙端口RAM寫數據信號的地址所讀取的數據信號，而不管第二CPU是否處于可寫狀態；以及

切換單元，其通過當未檢測到各地址之間的沖突并且第一CPU處于可讀狀態時，從第一存儲單元讀取數據信號，當檢測到各地址之間的沖突并且第一CPU不處于可讀狀態時，無論第二CPU是否處于可寫狀態，從第一存儲單元讀取數據信號，以及當檢測到各地址之間的沖突、第一CPU不處于可讀狀態并且第二CPU處于可寫狀態時，從第二存儲器單元讀取數據信號，來將輸出數據信號的讀取源切換到第一CPU連接到的端口，并且該切換單元將讀取的數據信號輸出到進入可讀狀態的第一CPU。

2.根據權利要求1的信號控制設備，其中當第一CPU從雙端口RAM讀數據信號的定時與第二CPU向雙端口RAM寫數據信號的定時相同并因此檢測到各地址之間的沖突時，所述切換單元根據第一和第二CPU的操作速度在讀取由切換單元輸出的數據信號的第一和第二存儲單元之間切換。

3.根據權利要求2的信號控制設備，其中當第一和第二CPU的操作時刻彼此相同時，所述切換單元輸出由第一CPU寫到第一或第二存儲單元的數據信號，當第一CPU的操作速度快于第二CPU的操作速度時，所述切換單元輸出由第一CPU寫到第二存儲單元的數據信號，并且當第一CPU的操作速度慢于第二CPU的操作速度時，所述切換單元輸出由第二CPU寫到第二存儲單元的數據信號。

4.根據權利要求1的信號控制設備，其中當第二CPU在第一CPU從雙端口RAM讀取數據信號的時段期間向該雙端口RAM寫數據信號并因此檢測到各地址之間的沖突時，所述切換單元根據第一和第二CPU的操作速度在讀取由切換單元輸出的數據信號的第一和第二存儲單元之間切換。

5.根據權利要求4的信號控制設備，其中當第一和第二CPU的操作時刻彼此相同時，所述切換單元輸出由第一CPU寫到第一存儲單元的數據信號，當第一CPU的操作速度快于第二CPU的操作速度時，所述切換單元輸出由第一CPU寫到第二存儲單元的數據信號，當第一CPU的操作速度慢于第二CPU的操作速度并且第一CPU準備從該雙端口RAM讀取數據信號時，所述切換單元輸出由第二CPU寫到第二存儲單元的數據信號，并且當第一CPU的操作速度慢于第二CPU的操作速度并且第一CPU從該雙端口RAM讀取數據信號時，所述切換單元輸出由第一CPU寫到第一存儲單元的數據信號。

6.根據權利要求1的信號控制設備，其中當第一CPU在第二CPU向雙端口RAM寫數據信號的時段期間從該雙端口RAM讀取數據信號并因此檢測到各地址之間的沖突時，所述切換單元根據第一和第二CPU的操作速度在讀取由切換單元輸出的數據信號的第一和第二存儲單元之間切換。

7.根據權利要求6的信號控制設備，其中當第一和第二CPU的操作時刻彼此相同時，所述切換單元輸出由第二CPU寫到第二存儲單元的數據信號，當第一CPU的操作速度快于第二CPU的操作速度并且在數據信號的寫的準備期間進行讀時，所述切換單元輸出由第一CPU寫到第一存儲單元的數據信號，當第一CPU的操作速度快于第二CPU的操作速度并且在數據信號的寫期間進行讀時，所述切換單元輸出由第二CPU寫到第二存儲單元的數據信號，并且當第一CPU的操作速度慢于第二CPU的操作速度時，所述切換單元輸出由第二CPU寫到第二存儲單元的數據信號。

8.一種信號控制方法，包括以下步驟：

在由分別連接到兩個端口的第一和第二CPU以預定操作時刻從其讀數據信號和向其寫數據信號的雙端口RAM中檢測第一CPU從該雙端口RAM讀數據信號的地址與第二CPU向該雙端口RAM寫數據信號的地址之間的沖突；

將第一CPU從該雙端口RAM讀取的數據信號存儲在第一存儲單元中，并在檢測到各地址之間的沖突并且第一CPU不處于可讀狀態時，不管第二CPU是否處于可寫狀態，將從第二CPU向該雙端口RAM寫數據信號的地址所讀取的數據信號存儲在第二存儲單元中；以及

通過當未檢測到各地址之間的沖突并且第一CPU處于可讀狀態時，從第一存儲單元讀取數據信號，當檢測到各地址之間的沖突并且第一CPU不處于可讀狀態時，無論第二CPU是否處于可寫狀態，從第一存儲單元讀取數據信號，以及當檢測到各地址之間的沖突、第一CPU不處于可讀狀態并且第二CPU處于可寫狀態時，從第二存儲器單元讀取數據信號，來將輸出數據信號的讀取源切換到第一CPU連接到的端口，并且將讀取的數據信號輸出到進入可讀狀態的第一CPU。