[發明專利]半導體集成電路裝置

無效

• 申請號: 201110085787.2
• 申請日: 2011-02-28
• 公開（公告）號: CN102290100A
• 公開（公告）日: 2011-12-21
• 發明（設計）人: 平田義治
• 申請（專利權）人: 株式會社東芝
• 主分類號: G11C11/4193
• 分類號: G11C11/4193
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐殿軍

相關申請的交叉引用

本申請以于2010年3月29日申請的在先日本專利申請第2010-74138號的優先權為基礎并且要求其權益，其全部內容并入本文以供參考。

技術領域

本發明涉及具有調節器(regulator)的半導體集成電路裝置。

背景技術

在諸如NOR閃存、NAND閃存等半導體存儲裝置的各種半導體集成電路裝置中，設置有升壓電路和調節器。升壓電路將由外部提供的電源電壓升壓以產生升壓電壓。調節器將升壓電壓降壓以產生多個降壓電壓。在下文中，“調節器”意味著產生降壓電壓的電路。向調節器輸入電壓較高的升壓電壓作為電源電壓。

近年來，為了增大半導體存儲裝置的存儲容量，研發了在存儲器單元晶體管中具有四個值即大于等于2bit的多值存儲信息的多種產品。在具有這樣的多值存儲的半導體存儲裝置中，設置了產生用于在數據的讀取、數據的寫入、數據的擦除等中使用的、不同值的升壓電壓的多個升壓電路。為了將半導體存儲裝置用于數據的改寫、寫入驗證、擦除驗證、讀取等，還增加了從調節器輸出的不同值的降壓電壓的數量。

此外，像這樣當在半導體存儲裝置中具有各種功能時，存在升壓電路的使用頻率增加而增大了半導體存儲裝置的消耗功率的問題。不限于半導體存儲裝置的調節器，而是在半導體集成電路裝置的調節器中，存在由于輸入較高電壓的升壓電壓作為電源電壓并產生比升壓電壓低的降壓電壓，而使得調節器的內部損耗增大的問題。

發明內容

本發明所解決的問題是提供能夠抑制功率消耗的半導體集成電路裝置。

根據一個實施例，提供包括多個升壓電路、調節器和多個開關的半導體集成電路裝置。在(多個)上述升壓電路中，輸入輸入電壓且將上述輸入電壓升壓以分別產生不同值的升壓電壓。調節器能夠將(多個)上述升壓電壓降壓以產生多個降壓電壓。(多個)上述開關連接在上述多個升壓電路和上述調節器之間，并選擇性地將來自上述升壓電路的(多個)上述升壓電壓提供給上述調節器作為電源電壓。

根據本發明，能夠抑制功率消耗。

附圖說明

圖1是示出根據第一實施例的半導體存儲裝置的概略結構的框圖。

圖2是示出根據第一實施例的半導體存儲裝置的存儲器單元晶體管的數據和閾值電壓分布的關系的圖。

圖3A、圖3B是分別示出構成上述半導體存儲裝置的升壓電路的圖。

圖3C是示出在各升壓電路中包含的產生多個電壓的電路的圖。

圖4是示出上述半導體存儲裝置的調節器的電路圖。

圖5是示出第一比較例的半導體存儲裝置的概略結構的框圖。

圖6是示出調節器的輸入電壓和輸出電壓的關系的圖。

圖7是說明根據第一實施例的半導體存儲裝置的調節器的內部損耗的圖。

圖8A和圖8B是分別示出根據第一實施例的半導體存儲裝置中的數據改寫和數據讀取的一個例子的圖。

圖9是示出根據第一實施例的半導體存儲裝置的階梯上升寫入中的電壓的變化的圖。

圖10是示出根據第二實施例的半導體存儲裝置的概略結構的框圖。

圖11是示出根據第二實施例的半導體存儲裝置的存儲器單元的數據和閾值電壓分布的關系的圖。

圖12是示出第二比較例的半導體存儲裝置的概略結構的框圖。

圖13是示出調節器的輸入電壓和輸出電壓的關系的圖。

圖14是說明根據第二實施例的半導體存儲裝置的調節器的內部損耗的圖。

具體實施方式

在下文中，將參考附圖說明(多個)實施例。在附圖中，相同的符號表示相同或類似的部分。

參考圖1～圖5說明根據第一實施方式的半導體集成電路裝置。根據第一實施例的半導體集成電路裝置是半導體存儲裝置。

圖1是示出根據第一實施例的半導體存儲裝置的概略結構的框圖。在本實施例中，使用開關將從兩個升壓電路輸入的不同值的升壓電壓選擇性地輸入到用于降壓的調節器中。

進一步地，由該調節器產生多個降壓電壓，并將產生的降壓電壓提供到存儲器部中。

如圖1所示，在半導體存儲裝置70中設置有存儲器部1，升壓電路2至4，調節器5，模式控制電路6，調節器控制電路7，開關SW1、SW2。

半導體存儲裝置70是在存儲器單元晶體管中能夠存儲四個值(2bit)的信息的NOR閃存。

在存儲器部1中設置有存儲器單元陣列11，尋址寄存器15，行解碼器14，列解碼器13和讀取電路12。