[發明專利]半導體器件的制造方法

有效

• 申請號: 201110075856.1
• 申請日: 2011-03-23
• 公開（公告）號: CN102208360A
• 公開（公告）日: 2011-10-05
• 發明（設計）人: 米倉和賢;富田和朗
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;董典紅

相關申請的交叉引用

這里通過參考引入2010年3月29日提交的日本專利申請No.2010-75428的全部公開內容，包括說明書、摘要和附圖。

技術領域

本發明涉及半導體器件的制造方法，并且更具體而言，本發明涉及具有多層布線結構的半導體器件的制造方法。

背景技術

半導體器件日益微制造化。例如，已經使半導體器件的布線縮小尺寸到約為100nm或更小的最小尺寸。在多層布線技術中，由于RC(電阻-電容)延遲引起的對于器件特性的影響已經成為更加嚴重的問題。作為應對RC延遲的措施，已經開發了Cu(銅)/低介電常數膜(低k膜)布線技術。k值不小于2.5且不大于3.1的低k材料諸如SiOCH(摻碳的SiO₂)已經投入實用。對于下一代以及下下一代的半導體器件，要求低k材料具有更低的介電常數。出于這個理由，開發了在低介電常數膜中具有孔的多孔低k材料等。

然而，這樣的低k材料對于使用化學劑或等離子體的工藝(例如蝕刻或灰化)具有低抵抗性。當低k材料經受蝕刻或灰化的時候，低k材料往往變差。即，低k材料的介電常數可能增加，或可能使該膜退化。

低k膜對于使用化學劑或等離子體的工藝具有低抵抗性，這使得難以控制通過蝕刻低k膜形成的布線圖案。例如，為了控制布線的深度(厚度)，難以高精度地將低k膜僅蝕刻成期望的深度。結果，往往不利地發生所形成布線的厚度的變化，導致布線電阻的變化，于是導致流過布線的電流量的變化。這樣一種現象降低了半導體器件的可靠性。

此外，當執行去除用于形成布線溝槽圖案的抗蝕劑的工藝(灰化)時，可能損壞布線溝槽圖案的內部，從而增加布線的RC延遲，同時伴有介電常數的增加，并且由于發生泄漏電流而引起布線之間的耐受電壓變差。因此，有可能使半導體器件的可靠性退化。

作為用于使用上述低介電常數膜形成多層布線的技術，常規地公開了以下制造方法。

例如，日本未經審查專利公開No.2009-4408(專利文獻1)公開了用于形成在低介電常數膜中的布線溝槽圖案和用于將溝槽圖案電耦合至下層布線的通孔圖案(過孔圖案)這兩者的方法。當在先前形成過孔圖案后通過蝕刻形成布線溝槽圖案時，使用預定的氣體通過等離子體去除蝕刻產生的膜和在圖案內壁之上形成的損壞層。以此方式，改善了在圖案中形成的布線的可靠性。

例如，日本未經審查專利公開No.2007-335450(專利文獻2)公開了用于使用多層抗蝕劑形成雙大馬士革結構的方法。日本未經審查專利公開No.2006-32864(專利文獻3)公開了用于使用多層掩膜形成雙大馬士革結構的方法。日本未經審查專利公開No.2008-218959(專利文獻4)公開了一種蝕刻方法，這種蝕刻方法能夠使所實現的蝕刻產生優良的工藝形狀，而不損壞作為具有低介電常數的層間絕緣膜的添加有氟的碳膜。日本未經審查專利公開No.2005-38967(專利文獻5)公開了用于使用SiC膜或SiO₂帽層膜形成接觸層的方法。

[相關的背景文獻]

[專利文獻]

[專利文獻1]

日本未經審查專利公開No.2009-4408

[專利文獻2]

日本未經審查專利公開No.2007-335450

[專利文獻3]

日本未經審查專利公開No.2006-32864

[專利文獻4]

日本未經審查專利公開No.2008-218959

[專利文獻5]

日本未經審查專利公開No.2005-38967

發明內容

如以上所述，例如在日本未經審查專利公開No.2009-4408中公開的多層布線結構的制造方法采用了等離子體工藝，利用適當的氣體來去除可能降低布線可靠性的薄膜，例如蝕刻形成的膜或在用于過孔的布線或圖案的內壁之上形成的損壞層。

在日本未經審查專利公開No.2009-4408中公開的技術中，執行兩步法工藝，包括：首先形成SiO₂膜，作為用于形成布線溝槽圖案的硬掩膜(掩膜層)；然后，使用硬掩膜對NCS膜進行干蝕刻。然而，當形成SiO₂膜的硬掩膜時，蝕刻了在SiO₂膜正下方的SiCOH膜的部分，這可能使在最終形成的布線溝槽圖案的深度方向的形狀或厚度的精度下降。