[發明專利]半導體器件的制造方法

有效

• 申請號: 201110075856.1
• 申請日: 2011-03-23
• 公開（公告）號: CN102208360A
• 公開（公告）日: 2011-10-05
• 發明（設計）人: 米倉和賢;富田和朗
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;董典紅

1.一種半導體器件的制造方法，包括步驟：

在半導體襯底之上形成擴散阻止膜，使得覆蓋其中形成有銅布線的第一低介電常數膜；

在所述擴散阻止膜之上依次疊置第二低介電常數膜、第三低介電常數膜和用作掩膜層的膜；

通過使用在所述用作掩膜層的膜之上形成的第一抗蝕劑掩膜，蝕刻所述用作掩膜層的膜，使得露出所述第三低介電常數膜，以及通過在所述用作掩膜層的膜中形成其底部由所述第三低介電常數膜的表面構成的布線溝槽圖案，由此形成所述掩膜層；

通過灰化去除所述第一抗蝕劑掩膜；

使用所述掩膜層的布線溝槽圖案，在所述第二低介電常數膜和所述第三低介電常數膜中形成布線溝槽，從而使所述布線溝槽的底部由所述第二低介電常數膜構成；

將銅金屬填充到所述布線溝槽和過孔中，所述過孔形成為使得在如下位置中露出所述銅布線的一部分，即在所述位置中當以平面方式觀察時所述銅金屬疊加在所述布線溝槽之上；以及

通過CMP方法至少去除從所述銅金屬的頂部表面到所述第三低介電常數膜的層，

其中所述第一低介電常數膜、所述第二低介電常數膜和所述第三低介電常數膜中的每一個都是介電常數低于FSG的介電常數的絕緣膜，并且

其中所述第二低介電常數膜是介電常數低于所述第三低介電常數膜的介電常數的膜。

2.根據權利要求1所述的半導體器件的制造方法，其中所述第一抗蝕劑掩膜是包括依次疊置的下層抗蝕劑、中間層抗蝕劑和上層抗蝕劑的多層抗蝕劑，

其中形成所述掩膜層的步驟包括步驟：

在所述用作掩膜層的膜之上形成所述多層抗蝕劑，所述多層抗蝕劑包括依次疊置的所述下層抗蝕劑、所述中間層抗蝕劑和所述上層抗蝕劑；

當以平面方式觀察時，將所述上層抗蝕劑構圖為所述布線溝槽圖案的形狀；

使用構圖為所述布線溝槽圖案的形狀的所述上層抗蝕劑作為掩膜，對所述中間層抗蝕劑進行構圖；

使用構圖為所述布線溝槽圖案的形狀的所述中間層抗蝕劑作為掩膜，對所述下層抗蝕劑進行構圖，同時去除所述上層抗蝕劑以在最上表面露出所述中間層抗蝕劑；以及

使用構圖為所述布線溝槽圖案的形狀的所述下層抗蝕劑作為掩膜，對所述用作掩膜層的膜進行構圖，同時去除所述中間層抗蝕劑以露出所述第三低介電常數膜，

其中露出所述第三低介電常數膜的步驟包括：第一步驟，使用第一氣體去除所述中間層抗蝕劑，以在最上表面露出所述下層抗蝕劑，和

第二步驟，使用不同于所述第一氣體的第二氣體，去除所述用作掩膜層的膜的一部分，以露出所述第三低介電常數膜。