[發明專利]制造半導體器件的方法

無效

• 申請號: 201110067414.2
• 申請日: 2011-03-21
• 公開（公告）號: CN102237302A
• 公開（公告）日: 2011-11-09
• 發明（設計）人: 金相德
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關申請的交叉引用

本申請要求2010年4月27日提交的申請號為10-2010-0038960的韓國專利申請的優先權，本文通過引用包括該申請的全部內容。

技術領域

本發明的示例性實施例總的來說涉及制造半導體器件的方法，更具體而言涉及能夠容易地執行間隙填充工藝的制造半導體器件的方法。

背景技術

半導體器件通常包括多個柵和金屬線。

為了形成柵或金屬線，可以利用要形成在接觸孔或溝槽內的材料來填充接觸孔或溝槽的間隙填充工藝。與此同時，隨著半導體器件集成度的提高，柵之間的間隔和金屬線之間的間隔以及柵和金屬線的寬度變窄。因此，在接觸孔或溝槽內會產生空隙或縫隙，這使得越來越難以執行間隙填充工藝。

圖1是說明現有半導體器件中的一些問題的剖面圖。

為了描述制造半導體器件工藝中的間隙填充工藝，示出半導體器件的一部分中的一個區域作為實例。

第一電介質夾層(interlayer)12和接觸插塞14形成在形成有結10a的半導體襯底10之上。刻蝕停止圖案16和第二層間絕緣圖案18形成在第一電介質夾層12之上，并且溝槽T1形成在接觸插塞14之上。阻擋層20和晶種層22順序地形成在包括溝槽T1在內的接觸插塞14、刻蝕停止圖案16和第二層間絕緣圖案18的表面上。通常利用物理氣相沉積(PVD)法來形成阻擋層20和晶種層22。在溝槽T1的頂部寬度和底部寬度的尺寸相似(或相等)的情況下，當執行形成阻擋層20和晶種層22的工藝時，可能在形成有溝槽T1的第二層間絕緣圖案18的上部產生突出部分(overhang)OH1。如果產生突出部分OH1，則阻擋層20和晶種層22在溝槽T1的上部會變得比在溝槽T1的下部厚。因此，溝槽T1的頂部寬度變得比溝槽T1的底部寬度窄。如果在形成有突出部分OH1的狀態下形成用于金屬線的金屬層24，則在溝槽T1內可能產生空隙A1。換言之，如果產生突出部分OH1，則溝槽T1的頂部寬度變窄。結果是，溝槽T1的上部可能在溝槽T1的下部被金屬層24填滿之前就被金屬層24完全覆蓋，由此產生空隙A1。

如果在產生空隙A1的狀態下執行后續的刻蝕工藝，則空隙A1可能被暴露出來。刻蝕劑或刻蝕氣體可能滲透到暴露的部分中，會在金屬層24內造成刻蝕損傷。這種刻蝕損傷可能引起金屬線的電阻增加。具體而言，由于刻蝕損傷可能使半導體器件的電特性惡化，所以半導體器件的可靠性可能會惡化。

發明內容

本發明的示例性實施例防止在制造半導體器件的間隙填充工藝期間產生空隙。

根據本發明的一個方面，提供一種制造半導體器件的方法。根據這一方面，在半導體襯底之上形成具有上部和下部的電介質夾層，所述電介質夾層具有在電介質夾層的上部比在電介質夾層的下部快的濕法刻蝕速率(WER)。在電介質夾層中形成具有上部和下部的溝槽。執行清洗工藝以使每個溝槽的上部中的開口部分比溝槽的下部更寬。然后用金屬層填充溝槽。

根據本發明的另一方面，提供一種制造包括金屬線的半導體器件的方法。在半導體襯底之上形成具有上部和下部的電介質夾層，所述電介質夾層的物理性質包括：刻蝕劑對電介質夾層的上部的濕法刻蝕速率(WER)比對電介質夾層的下部的WER快。在電介質夾層中形成溝槽。執行清洗工藝以使每個溝槽的寬度從溝槽的下部到溝槽的上部逐漸增加。在包括溝槽在內的電介質夾層的表面上形成阻擋層和晶種層。在晶種層上形成金屬層以填充溝槽。執行拋光工藝以使電介質夾層的一部分暴露出來，從而在各個溝槽內形成金屬線。

電介質夾層優選地由等離子體增強正硅酸四乙酯(PE-TEOS)層或SiO₂層形成。

優選地在形成電介質夾層的工藝中通過逐漸降低RF功率、通過逐漸降低O₂的流量、和/或通過逐漸增加半導體襯底與所使用的噴頭之間的間隔大小來形成電介質夾層。

在一些實施例中，優選地通過逐漸降低RF功率和O₂的流量，以及通過逐漸增加半導體襯底與噴頭之間的間隔來形成電介質夾層。

優選地利用使用緩沖氧化物刻蝕劑(BOE)或HF溶液的濕法刻蝕工藝來執行清洗工藝。

阻擋層優選地由鈦(Ti)層、鉭(Ta)層、釕(Ru)層、鈷(Co)層、TiN層和TaN層中的任一種形成。