[發明專利]半導體器件及其制造方法

有效

• 申請號: 201110061790.0
• 申請日: 2011-03-15
• 公開（公告）號: CN102173377A
• 公開（公告）日: 2011-09-07
• 發明（設計）人: 汪新學;康曉旭
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: B81C1/00
• 分類號: B81C1/00;B81B7/00
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及集成電路制造領域，特別是涉及一種半導體器件及其制造方法。

背景技術

微電子機械系統(Micro-Electro-Mechanical?System，MEMS)技術具有微小、智能、可執行、可集成、工藝兼容性好、成本低等諸多優點，故其已開始廣泛應用諸多領域。而CMOS與MEMS的集成可以結合CMOS的高性能和MEMS的多功能，成為推動MEMS技術走向大規模應用的關鍵。

MEMS結構中，某些膜層的底部與頂部處于不同平面，即會產生一個臺階，臺階高度通常具有上千埃甚至上萬埃，而后續薄膜淀積往往只有幾百埃至幾千埃，因此臺階會始終存在。由于CMOS工藝中的光刻、刻蝕時通常圖形是在一個平面上，尤其是干法刻蝕具有很強的各向異性，使豎直方向各個區域的刻蝕速率相同，而橫向刻蝕速率很小，因此在利用常用的光刻、刻蝕工藝進行圖形化的過程中，由于臺階的存在，臺階處側壁上的薄膜在豎直方向厚度會大大厚于平面區域，可能會導致臺階處底部的薄膜在干法刻蝕后留下殘留物。尤其在臺階斜度比較直、臺階高度比淀積的薄膜厚度大很多的情況下，即使刻蝕工藝時增加比較多的過刻蝕時間，仍然難以去除干凈。這有可能導致結構性能上的失效，比如如果殘留的是金屬薄膜，可能會導致局部短路。因此，需要特殊的集成方案來解決底部殘留的問題。

具體請參考圖1A～1C，其為現有的半導體器件制作方法中各步驟對應的器件的剖面結構示意圖，該方法用以形成MEMS結構的電極。

如圖1A所示，首先，提供半導體襯底100，所述半導體襯底100上形成有釋放保護層101，所述釋放保護層101上形成有圖形化的敏感材料層110；然后，形成電極材料層120，所述電極材料層120覆蓋所述圖形化的敏感材料層110以及釋放保護層101的表面。

如圖1B所示，接著，在所述電極材料層120表面形成圖形化光刻膠層130。

如圖1C所示，接下來，以所述圖形化光刻膠層130為掩膜，刻蝕所述電極材料層120，從而形成電極121，所述電極121分別覆蓋在所述圖形化的敏感材料層110的上表面以及釋放保護層101的部分區域。

然而，由于所述圖形化的敏感材料層110與釋放保護層101具有高度差，即形成了臺階，并且該圖形化的敏感材料層110的側壁比較陡峭(即臺階的高度較高)；因此，在形成電極材料層120時，圖形化的敏感材料層110側壁上的電極材料層的厚度比釋放保護層101上的電極材料層的厚度要大很多，因此，在刻蝕所述電極材料層120時，圖形化的敏感材料層110側壁的電極材料層則無法被全部刻蝕掉，如圖1C所示，使得圖形化的敏感材料層110側壁具有殘留的電極材料層122，這將導致出現局部短路，影響最終形成的半導體器件的性能。

發明內容

本發明提供一種半導體器件及其制造方法，以解決圖形化的膜層側壁易出現殘留物的問題。

為解決上述技術問題，本發明提供一種半導體器件制造方法，包括：提供半導體襯底，所述半導體襯底上形成有圖形化的膜層；在所述半導體襯底以及圖形化的膜層表面形成刻蝕阻擋層；在所述刻蝕阻擋層表面形成材料層；刻蝕所述材料層直至暴露出所述刻蝕阻擋層的表面，從而在所述圖形化的膜層側壁形成具有緩變側壁的緩變坡度材料層；去除未被所述緩變坡度材料層覆蓋的刻蝕阻擋層。

進一步的，在所述的半導體器件制造方法中，刻蝕阻擋層的材料為SiO2，材料層的材料為CVD-Si；濕法去除未被所述緩變坡度材料層覆蓋的刻蝕阻擋層。

進一步的，在所述的半導體器件制造方法中，刻蝕阻擋層的材料為CVD-Si，材料層的材料為SiO2；干法去除未被所述緩變坡度材料層覆蓋的刻蝕阻擋層。

進一步的，在所述的半導體器件制造方法中，所述半導體襯底上還形成有釋放保護層，所述圖形化的膜層形成于所述釋放保護層上。所述釋放保護層的材料為CVD-Si、SiO2或Si₃N₄中的一種或其組合。

進一步的，在所述的半導體器件制造方法中，所述圖形化的膜層是圖形化的敏感材料層。

進一步的，在所述的半導體器件制造方法中，所述圖形化的敏感材料層利用以下步驟形成：在所述半導體襯底上形成敏感材料層；刻蝕所述敏感材料層，以形成圖形化的敏感材料層。

進一步的，在所述的半導體器件制造方法中，所述敏感材料層的材料為非晶硅。利用氯氣和溴化氫的混合氣體刻蝕敏感材料層形成圖形化的敏感材料層。