[發明專利]垂直互補場效應管

無效

• 申請號: 201110056548.4
• 申請日: 2011-03-09
• 公開（公告）號: CN102684485A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 黃勤
• 申請（專利權）人: 無錫維賽半導體有限公司
• 主分類號: H02M3/155
• 分類號: H02M3/155;H01L27/092;H01L29/06
• 代理公司: 上海光華專利事務所 31219
• 代理人: 余明偉

技術領域

本發明涉及半導體技術，具體是一種主要用于形成直流-直流變換器（DC/DC?Converter）中積木式組件的垂直互補場效應管。

背景技術

目前，積木式組件（Building?Block）被廣泛地應用于各種電路設計及生產中。積木式組件包括分離的電源開關、電感器、電容器等，為了提高功率密度和開關頻率，設計高度集成的積木式組件顯得很有必要。

圖1所示為一種直流-直流變換器的原理圖，SW1和SW2為兩個MOS管開關，對應這種電路，應用CMOS技術，可以將SW1和SW2集成在一個積木式組件中。現有集成CMOS結構如圖2所示，兩個PN極性相反的MOS單元分別設在P襯底（p-substrate）和N井（n-well）上，SW1、SW2的源極和漏極都設在上表面，SW1的漏極、SW2的源極分別接Vin電位和GND電位，SW2的漏極、SW1的源極則相接并輸出電位VX，通過控制SW1、SW2的開關來控制VX電位。

這種結構存在如下問題：1）這種橫向結構因為側電流的影響容易在P襯底和N井中產生自偏效應，限制了芯片的尺寸，進一步也限制了轉換器的額定電流；2）和分離結構相比，擊穿電壓較小；3）芯片表面有三個電流端子（Vin、GND、VX），也限制了功率密度和芯片的尺寸。

發明內容

為了解決現有技術中存在的問題，本發明提供一種垂直互補場效應管及方法，通過改進芯片結構，來減小對芯片尺寸的限制，并提高擊穿電壓。

為此，本發明采用以下技術方案：

垂直互補場效應管，包括至少兩個MOS單元，其特征在于：還包括襯底層和設于襯底層上的中間層，該中間層與一個MOS單元對應處嵌有井區，襯底層的PN極性與中間層相反，與井區相同，所述的每個MOS單元包括一對PN同性電極和一個柵極，兩個MOS單元的電極PN極性相反，其中一對電極設于中間層上并能在柵極控制下在中間層形成導通溝道，另一對電極設于井上并能在柵極控制下在井中形成導通溝道，所述的襯底層局部延伸入中間層并形成位于兩個MOS單元之間的栓部，襯底層的下側設有導出端，當兩個MOS單元的柵極施加開通電壓后，形成MOS單元-栓部-襯底層-導出端的兩個導流通道。

作為對上述技術方案的完善和補充，本發明進一步采取如下技術措施或是這些措施的任意組合：

所述的襯底為N+材料，中間層為P-材料，井區為N-材料，位于中間層上的MOS單元兩個電極均為N+材料，而位于井區的MOS單元兩個電極均為P+材料。

所述的襯底為P+材料，中間層為N-材料，井區為P-材料，位于中間層上的MOS單元兩個電極均為P+材料，而位于井區的MOS單元兩個電極均為N+材料。

本發明也可采用如下方案：

垂直互補場效應管，包括至少兩個MOS單元，其特征在于：還包括襯底層和設于襯底層上的中間層，兩個MOS單元設于中間層上且共用一個電極，另兩個電極則作為兩個導入端，這三個電極的PN極性都相同且與中間層相反，所述的襯底層局部延伸入中間層形成栓部并與共用電極連通，襯底層的下側設有導出端，襯底層與電極的PN極性相同，當兩個MOS單元的柵極施加開通電壓后，形成導入端電極-共用電極-栓部-襯底層-導出端的兩個導流通道。

作為對上述技術方案的完善和補充，本發明進一步采取如下技術措施或是這些措施的任意組合：

所述的襯底為N+材料，中間層為P-材料，位于中間層上的兩個MOS單元的兩個電極均為N+材料。

所述的襯底為P+材料，中間層為N-材料，位于中間層上的兩個MOS單元的兩個電極均為P+材料。

在所述MOS單元的漏電極和柵極間設置輕摻雜漏區，來有效提高芯片的擊穿電壓。

有益效果：本發明通過設置豎向的栓引導電流豎向流動，改原有的橫向結構為豎向結構，避免橫向側電流引起自偏效應，且芯片表面只需要兩個電流端子，有助于增大芯片尺寸和功率密度，提高轉換器的額定電流。由于增加了中間層，在采用低摻雜漏（LDD）工藝的情況下，可以有效增大擊穿電壓，器件工作更加安全；本發明可以采用修改過的CMOS工藝來實現。除了實現本方面中描述的器件外，?還可以實現標準的模擬和數字集成電路功能。

附圖說明

圖1為直流-直流變換器的原理圖；

圖2為現有的直流-直流變換器芯片結構示意圖；

圖3為本發明的一種芯片結構示意圖；

圖4為本發明的另一種芯片結構示意圖；

圖5為本發明的另一種芯片結構示意圖；

圖6為本發明用作單個MOS開關時的結構示意圖；