[發(fā)明專利]一種半導體器件的制備方法有效
| 申請?zhí)枺?/td> | 201110046790.3 | 申請日: | 2011-02-25 |
| 公開(公告)號: | CN102651321A | 公開(公告)日: | 2012-08-29 |
| 發(fā)明(設計)人: | 周華杰;徐秋霞 | 申請(專利權)人: | 中國科學院微電子研究所 |
| 主分類號: | H01L21/336 | 分類號: | H01L21/336;H01L21/762 |
| 代理公司: | 中科專利商標代理有限責任公司 11021 | 代理人: | 王波波 |
| 地址: | 100029 *** | 國省代碼: | 北京;11 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 一種 半導體器件 制備 方法 | ||
技術領域
本發(fā)明屬于半導體技術領域,尤其涉及一種體硅鰭型場效應晶體管的制備方法。
背景技術
隨著集成電路產業(yè)按照Moore定律持續(xù)向前發(fā)展,CMOS器件的特征尺寸持續(xù)縮小,平面體硅CMOS結構器件遇到了嚴峻的挑戰(zhàn)。為了克服這些問題,各種新結構器件應運而生。在眾多新結構器件中,鰭型場效應晶體管(FinFET)被認為是最有可能替代平面體硅CMOS器件的新結構器件之一,成為國際研究的熱點。
FinFET結構器件初期主要制備在SOI襯底上,工藝較體硅襯底而言較為簡單。但是SOI?FinFET存在制備成本高,散熱性差,有浮體效應,與CMOS工藝兼容性差等缺點。為了克服SOI?FinFET存在的問題,研究人員開始研究采用體硅襯底來制備FinFET器件,即Bulk?FinFET。基于Bulk?FinFET的DRAM、SRAM等產品已經(jīng)取得了應用。但是一般的Bulk?FinFET結構器件較SOI?FinFET器件而言仍然具有以下缺點:SCE效應抑制效果不理想;溝道底部的鰭片內仍然會形成泄漏電流路徑造成泄漏電流較大;雜質剖面控制困難。
為了克服以上問題,推動FinFET結構器件盡快獲得應用,需要進一步開展這方面的研究工作。這對于FinFET結構器件的應用以及半導體產業(yè)的發(fā)展具有重要意義。
發(fā)明內容
本發(fā)明目的在于提供一種新的、易于集成的、與平面CMOS工藝兼容性好的體硅鰭型場效應晶體管的制備方法。
為了實現(xiàn)上述目的,本發(fā)明的主要步驟包括:在半導體襯底上形成局部埋層隔離介質層;在所述局部埋層隔離介質層上方的硅襯底上形成鰭片;在所述鰭片頂部和側面形成柵堆疊結構;在所述柵堆疊結構兩側的鰭片中形成源/漏結構;金屬化。
優(yōu)選地,在半導體襯底上形成局部埋層隔離介質層的步驟包括:在半導體襯底上形成介質層;刻蝕所述介質層在半導體襯底形成凹槽;采用高能離子注入向半導體襯底內注入氧離子并高溫退火形成局部埋層隔離介質層;
優(yōu)選地,所述介質層包括SiO2、TEOS或Si3N4,厚度為200-1000nm;
優(yōu)選地,所述采用高能離子注入向半導體襯底內注入氧離子并高溫退火形成局部埋層隔離介質層步驟中,所述局部埋層隔離介質層的厚度為50-200nm;
優(yōu)選地,在所述局部埋層隔離介質層上方的硅襯底上形成鰭片的步驟包括:刻蝕所述局部埋層隔離介質層上方的硅襯底至埋層隔離介質層以嵌入所述半導體襯底形成至少兩個凹槽,所述凹槽之間形成鰭片;所述局部埋層隔離介質層上方的硅襯底,厚度為20-100nm;所述鰭片的厚度為10-60nm;
優(yōu)選地,所述在所述鰭片頂部和側面形成柵堆疊結構的步驟包括:在鰭片的頂部和側面形成柵介質層和柵電極材料;光刻、刻蝕形成柵電極堆疊結構;
在本發(fā)明的優(yōu)選實施例中,在所述柵堆疊結構兩側的鰭片中形成源/漏結構之前,所述方法進一步包括:進行傾角離子注入,以在所述Ω形鰭片中形成源/漏延伸區(qū);或進行傾角離子注入,以在所述Ω形鰭片中形成暈環(huán)注入?yún)^(qū);
優(yōu)選地,所述在柵堆疊結構兩側的鰭片中形成源/漏結構步驟包括:在鰭片的兩側形成側墻;離子注入形成源漏摻雜;形成源漏硅化物;
在本發(fā)明的優(yōu)選實施例,所述半導體襯底為體硅襯底。
從上述技術方案可以看出,本發(fā)明有以下有益效果:
1、本發(fā)明提供的這種半導體器件的制備方法,在體硅襯底上實現(xiàn)了鰭型場效應晶體管器件的制備,克服了SOI?FinFET器件存在的自加熱效應和浮體效應,降低了制備成本;
2、本發(fā)明提供的這種半導體器件的制備方法,克服了一般Bulk?FinFET器件存在的泄漏電流大,抑制SCE效應能力差,雜質剖面難以控制等缺點;
3、本發(fā)明提供的這種半導體器件的制備方法,制備工藝簡單可行,易于集成,與平面CMOS工藝兼容性好。
附圖說明
通過以下參照附圖對本發(fā)明實施例的描述,本發(fā)明的上述以及其他目的、特征和優(yōu)點將更為清楚,在附圖中:
圖1-7示出了根據(jù)本發(fā)明實施例的方法制備環(huán)柵場效應晶體管的流程中對應的各結構剖面圖;
附圖標記說明:
101,Si襯底;102,STI隔離;103,介質層;104,凹槽結構;105,注入氧離子;106,局部埋層隔離介質層;107,鰭片;108,柵介質層;109,柵電極。
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于中國科學院微電子研究所,未經(jīng)中國科學院微電子研究所許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業(yè)授權和技術合作,請聯(lián)系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/201110046790.3/2.html,轉載請聲明來源鉆瓜專利網(wǎng)。
- 同類專利
- 專利分類
H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





