[發明專利]半導體器件及其制造方法

有效

• 申請號: 201110041839.6
• 申請日: 2008-02-27
• 公開（公告）號: CN102136429A
• 公開（公告）日: 2011-07-27
• 發明（設計）人: 山川真彌;館下八州志
• 申請（專利權）人: 索尼株式會社
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8238
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 王安武

分案申請說明

本申請是于2008年2月27日遞交的專利申請號為200880009111.1，發明名稱為“半導體器件及其制造方法”的專利申請的分案申請。

技術領域

本發明涉及具有施加到晶體管溝道的應力的半導體器件及其制造方法。

背景技術

這些年來，半導體集成電路在集成度、高速以及能耗方面已經達到了較高水平，并且已經對改善晶體管的質量方面提出了更多要求。增強晶體管的能力存在許多方法。具體而言，在半導體器件的表面上層疊受應力薄膜的情況下通過在半導體器件上施加適當的應力而提高載流子的遷移率的方法已經廣泛使用，因為其在100nm或更短的柵極長度的晶體管中沒有副作用(例如，參考JP-A-2002-198368，JP-A-2005-57301，JP-A-2006-165335，and?JP-A-2006-269768)。

參考圖26-28中的制造工藝描述使用應力施加膜來制造晶體管的傳統方法。

如圖26(1)所示，在半導體襯底111上形成STI(淺溝槽隔離)結構的元件隔離區域114。

接著，如圖26(2)所示，通過表面氧化形成氧化硅膜(未示出)作為當在硅襯底11中離子注入雜質時保護溝道的保護膜。然后，分別在n型晶體管區域和p型晶體管區域離子注入雜質，由此形成p型阱區域115和n型阱區域116。

然后，如圖26(3)所示，移除保護性的氧化硅，以約1-3nm的厚度形成新的柵極氧化物膜141。

接著，如圖26(4)所示，在柵極氧化物膜141上以約100-150nm的厚度形成多晶硅膜后，使用光刻技術和干法蝕刻技術，用多晶硅膜形成柵電極143和163。

接著，如圖27(5)所示，通過雜質注入，在n型晶體管區域通過注入n型雜質(注入As離子、P離子等)形成n型延伸區域131和132，通過注入p型雜質(諸如B離子等)在p型晶體管區域形成p型延伸區域151和152。

接著，如圖27(6)所示，在利用CVD方法和干法蝕刻方法形成包括約20nm-50nm厚度的氮化硅膜或氧化物膜的柵極側壁絕緣膜133和153后，注入雜質離子，以形成n型晶體管區域中的源極/漏極區域135和136以及p型晶體管區域中的源極/漏極區域155和156。然后，通過瞬間在約1050℃溫度下加熱，活化雜質。

接著，如圖27(7)所示，按照硅化物工藝技術，使用鈷(Co)、鎳(Ni)等在源極/漏極區域135、136、155和156以及柵電極143和163上形成厚度為20nm-50nm的硅化物電極137、138、157、158、139和159。

接著，如圖28(8)所示，利用CVD方法、光刻方法和干法蝕刻方法，在p型晶體管103上形成厚度為約20nm-60nm、壓應力為約1GPa-3GPa的氮化硅膜的壓應力線性膜122。

此外，如圖28(9)所示，利用CVD方法、光刻方法和干法蝕刻方法，在n型晶體管102上形成張應力為約1GPa-2GPa由氮化硅膜形成的張應力線性膜121。由于此線性膜的效應，壓應力沿溝道的方向被施加到p型晶體管的溝道，以提高空穴的遷移率，張應力施加到n型晶體管的溝道，以提高電子的遷移率。

接著，如圖28(10)所示，通過CVD方法形成由氧化硅(SiO₂)等形成的層間絕緣膜171。此外，在利用干法蝕刻技術鉆出接觸孔后，嵌入鎢(W)等金屬，以形成接觸電極144、145、164和165，其連接到源極/漏極區域135、136、155和156，從而完成晶體管101。

在傳統晶體管結構中，通過在完成的晶體管器件上形成應力薄膜，可以將應力施加到器件上并且比較容易地提高晶體管的遷移率；但是，存在這樣的一個問題，與薄膜的應力相比，由于來自柵電極的排斥力，僅較小的應力被強加到晶體管的溝道。為了施加較大的應力，必須使得膜變厚或使得膜的內部應力自身變大。但是，當膜變厚時，存在一些問題，即，其與相鄰晶體管部分開始接觸，這降低了應力效應，并且因為氮化硅膜的一部分變厚而使得鉆出接觸孔變難。此外，當膜的內部應力變大時，存在產生膜的缺陷(諸如裂紋)的問題。

要解決的問題是，在在晶體管器件上形成具有應力的薄膜結構中，與薄膜的應力相比，由于來自柵電極的排斥力，僅較小的應力被施加到晶體管的溝道上。

本發明的目的在于通過提高施加在晶體管溝道區域的應力而增強電流提高效應。

發明內容