[發明專利]MOS器件制備方法

有效

• 申請號: 201110035584.2
• 申請日: 2011-02-10
• 公開（公告）號: CN102637600A
• 公開（公告）日: 2012-08-15
• 發明（設計）人: 唐樹澍
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 王潔

技術領域

本發明涉及集成電路中半導體器件的制備方法，具體涉及MOS器件中源/漏摻雜區的形成方法，屬于半導體制造技術領域。

背景技術

根據摩爾定律和等比例縮小原則，隨著半導體集成電路的規模越來越大，金屬-氧化物-半導體場效應晶體管(MOSFET)的特征尺寸越來越小，現在已經縮小到亞微米和深亞微米的范圍。為了與其它電路相容，電源電壓并不能夠隨其器件尺寸按比例下降，因此，器件的橫向(溝道方向)和垂直方向(垂直溝道方向)的電場強度會明顯增強。在強電場的作用下，載流子的能量會大大提高，使其平均能量大大超過熱能量kT，即等效載流子溫度T_e將超過環境(晶格)溫度T_A，這時的載流子稱為熱載流子。由于熱載流子的存在，會產生一系列的熱載流子效應，其中最重要的一個是熱載流子注入(Hot-carrier?injection，HCI)引起MOS器件性能的退化。

對于亞微米器件，現有技術的半導體集成電路器件制造工藝中，為了實現對HCI可靠性的控制，公認的方法是采用輕摻雜漏(Lightly?Doped?Drain，LDD)結構來減弱靠近漏端的電場強度，利用減小LDD離子注入的劑量和增大LDD離子注入能量，獲得較深LDD結，減小橫向電場強度，從而減少HCI的發生概率，以提高MOS器件，特別是NMOS器件對HCI的可靠性。

現有技術常規且簡單的制備LDD結構的方法是：在源/漏摻雜以及多晶硅側墻形成之前，進行LDD輕摻雜離子注入。該方法需兩塊掩膜版、進行兩次光刻分別完成LDD輕摻雜離子注入和源/漏區域的離子注入，具有較高的成本，且兩次光刻過程易引入較多的工藝誤差，對于小尺寸半導體器件的性能具有較大影響。

發明內容

本發明要解決的技術問題是：提供一種MOS器件制備方法，僅適用一塊掩膜版、一次光刻完成LDD離子注入和源/漏區域的離子注入，進一步減少HCI的發生概率，提高器件性能。

為解決上述技術問題，本發明提供的MOS器件制備方法采用同一掩膜版實現源/漏區域的離子注入和LDD離子注入，其中，源/漏區域的離子注入先于LDD離子注入完成，源/漏區域的離子注入同時以多晶硅柵側墻作為掩膜。

進一步的，本發明提供的MOS器件制備方法包括以下步驟：

(1)提供一半導體襯底，以STI定義有源器件區域并進行阱區離子注入；

(2)制備多晶硅柵及第一側墻；

(3)旋涂光刻膠，并圖形化暴露出需進行離子注入的區域；

(4)進行源/漏區域的離子注入；

(5)去除第一側墻，并進行LDD離子注入；

(6)去除光刻膠，制備多晶硅柵第二側墻。

進一步的，第一側墻包括第二氧化層、第二阻擋層和第三氧化層，步驟(2)具體包括以下步驟：

(201)依次沉積柵氧化層、多晶硅層，并刻蝕形成多晶硅柵；

(202)快速熱氧化形成第一氧化層；

(203)依次沉積第二氧化層、阻擋層；

(204)形成多晶硅柵第一側墻。

進一步的，阻擋層為二氧化硅、氮化硅、碳化硅、氮氧化硅、含碳硅氧化物中的一種或任意幾種的復合結構。

進一步的，阻擋層的刻蝕速率遠小于多晶硅柵第一側墻的刻蝕速率。

進一步的，第二氧化層厚度為阻擋層厚度為

進一步的，阱區離子注入為第一半導體類型的離子注入；源/漏區域的離子注入為第二半導體類型的高濃度離子注入；LDD離子注入為第二半導體類型的輕摻雜離子注入。

可選的，第一半導體類型為N型，第二半導體類型為P型。

可選的，第一半導體類型為P型，第二半導體類型為N型。

本發明的技術效果是，MOS器件源/漏區域的離子注入與LDD離子注入共用一塊掩膜版、進行一次光刻完成，具有較低的工藝成本和更簡單的工藝步驟，且不引入額外的高溫退火等工藝，對多晶硅柵側墻具有較低的敏感度，能夠同時進行對源/漏區域的優化設計，與標準CMOS工藝及邏輯器件制備的源/漏摻雜區輪廓非常近似，能夠有效降低熱載流子效應(HCI)，并防止柵致漏極泄漏(Gate-induced?Drain?Leakage，GIDL)的發生，進一步保證MOS器件的穩定性和可靠性。

附圖說明

圖1為本發明提供的MOS器件制備方法步驟流程圖；

圖2為本發明提供的MOS器件制備方法步驟S2具體步驟流程圖；

圖3～圖11為本發明提供的MOS器件制備方法各步驟剖面結構示意圖。