[發明專利]晶片級模封接合結構及其制造方法

無效

• 申請號: 201110034288.0
• 申請日: 2011-02-01
• 公開（公告）號: CN102543969A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 陸蘇財;莊敬業;林育民
• 申請（專利權）人: 財團法人工業技術研究院
• 主分類號: H01L25/00
• 分類號: H01L25/00;H01L25/065;H01L23/00;H01L23/31;H01L21/56;H01L21/60;H01L21/98
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

技術領域

本發明涉及一種晶片級模封接合結構及其制造方法。

背景技術

利用三維(Three?Dimension，3D)集成電路(IC)整合技術提供高密度芯片構裝技術并達成高效率及低耗能，為了目前最有希望解決未來大型芯片運作的方案之一。尤其在中央處理器(CPU)、快取存儲器、以及存儲卡應用中的快閃存儲器(Flash)與控制器(Controller)間數據的傳輸上，更能突顯硅芯片穿孔內部互連(through-silicon-via，TSV)的短距離內部接合路徑所帶來的效能優勢。

因此，在強調多功能、小尺寸的可攜式電子產品領域，如固態硬疊(SolidState?Disk，SSD)和動態隨機存取存儲器(DRAM)等等新設計的堆疊結構，除可強化應用所強調的高速效能表現，也可對芯片功耗的部分有所助益。在同樣的輸入/輸出(I/O)數目下，可以降低驅動所需的功耗，同步解決容量、效能與I/O提高的需求。此外，3D芯片的小型化特性更是市場導入的首要因素，現今3D芯片整合技術的主軸技術包含硅芯片穿孔內部互連(Through-silicon-via，TSV)、微凸塊(Micro?Bump)接點制作、晶片薄化(WaferThinning)、對準(Alignment)、接合(Bonding)及點膠制作工藝的建立。

由于晶片/晶片對接技術(wafer-on-wafer，WOW)仍有芯片合格率(knowngood?dies，KGD)不足的問題，導致整體構裝的合格率無法改善。因此，采用芯片/芯片接合技術(Chip-to-Chip，COC)及芯片/晶片接合技術(Chip-to-Wafer，COW)以解決此問題，如何在COC及COW制作工藝技術上大量的組裝并堆疊KGDs，確認接點合格率及降低成本將是考慮的因素。

在目前3D芯片整合技術中，目前堆疊技術朝向10微米(Micrometer，μm)級的間距(Pitch)，以及50微米(μm)厚度以下等級的薄型芯片，為了提高產能與合格率，接合技術也由芯片/芯片接合技術(COC)逐漸轉向芯片/晶片接合(COW)構裝技術，唯如何提高接合合格率及降低成本的結構仍屬重要議題。

如圖1所示，其為現有一種使用底膠填充的芯片/晶片接合(COW)構裝技術的結構示意圖。晶片120位于載體(Carrier)100上，并具有一緩沖層110位于其間。而多個具有堆疊的芯片結構112包含三層芯片130、140與150堆疊，并與晶片120通過銅凸塊(Cu?Bump)或是銅/錫銀微凸塊(Cu/SnAgMicro?Bump)電接合。而后進行底膠(Underfill)填充和模封(Molding)制作工藝，完成底膠(Underfill)層160與模封(Molding)層170。由于堆疊技術朝向10微米(μm)級的間距(Pitch)以及50微米(μm)厚度以下等級的薄型芯片，造成在進行底膠填充后，會產生溢膠的問題，影響芯片/晶片接合(COW)構裝技術的合格率。

由于必須采用堆疊(Stacking)、填充底膠以及模封(Molding)三個步驟，在制作工藝上需要花費較多的時間，增加制造的成本。而底膠填充和模封制作工藝需要使用不同的材料，也使成本上增加。另外，由于采用這樣堆疊的芯片結構，是通過金屬熔接(Metal?Joint)以電連接，在熱膨脹的不一致(ThermalExpansion?Mismatch)，也會造成合格率上的問題。

如圖2所示，為現有另一種使用非流動性底膠(Non-flow?Underfill，NFU)制作工藝的芯片/晶片接合(COW)構裝技術的結構示意圖。晶片220位于載體(Carrier)200上，并具有一緩沖層210位于其間。多個具有堆疊的芯片結構222包含三層芯片230、240與250。此三層芯片230、240與250在完成堆疊結構之前，預先粘貼一層非流動性底膠(NFU)232、242、252，并與晶片220通過銅凸塊(Cu?Bump)或是銅/錫銀微凸塊(Cu/SnAg?Micro?Bump)電接合。而后進行模封(Molding)制作工藝，完成模封(Molding)層270。

由于必須采用NFU制作工藝在芯片上粘貼NFU材料，而后進行堆疊(Stacking)以及模封(Molding)等三個步驟，在制作工藝上需要花費較多的時間，增加制造的成本。而非流動性底膠(NFU)的粘貼與模封制作工藝需要使用不同的材料，也使成本上增加。另外，由于采用這樣堆疊的芯片結構，是通過金屬熔接(Metal?Joint)以電連接，在熱膨脹的不一致，也會造成合格率上的問題。

發明內容