[發明專利]基于氧化分凝的埋溝結構硅基圍柵晶體管及其制備方法

有效

• 申請號: 201110029601.1
• 申請日: 2011-01-27
• 公開（公告）號: CN102157556A
• 公開（公告）日: 2011-08-17
• 發明（設計）人: 鄒積彬;黃如;王潤聲;楊庚雨;艾玉潔;樊捷聞
• 申請（專利權）人: 北京大學
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/10
• 代理公司: 北京萬象新悅知識產權代理事務所(普通合伙) 11360
• 代理人: 賈曉玲

技術領域

本發明關于微電子半導體器件領域中圍柵場效應晶體管，具體涉及一種基于氧化分凝技術的適合應用在高速低功耗電路中的埋溝結構硅基圍柵晶體管。

背景技術

隨著超大規模集成電路不斷降低成本、增加集成度、提高性能、CMOS器件特征尺寸不斷縮小，器件的泄漏電流不斷增加，短溝效應(SCE：Short-Channel-Effect)顯得越來越嚴重。為了克服阻礙器件尺寸縮小的主要問題，其中一個有效途徑就是用多柵結構來提高柵對溝道的控制能力，改善器件特性，使得器件可以更好地適應小尺寸領域工作。多柵器件結構例如雙柵MOS(DGMOS：Double-Gate-MOSFET)、雙柵FinFET(Fin-Field-Effect-Transistor)、三柵Ω柵器件和圍柵器件。其中圍柵結構具有最強的柵控能力，因為整個溝道區將被柵所包圍，這種圍柵結構作為溝道區的硅膜呈圓柱形結構，因此消除了拐角效應，有利于遷移率的提高和提高器件的可靠性。同時，硅基圍柵器件的工藝與傳統硅基CMOS工藝兼容，使得圍柵器件制造成本低，有利于大規模集成，適用于各種追求高性能電路芯片。

然而，硅基圍柵器件的一個不可避免的問題是溝道多晶向，由于多晶向產生的懸掛鍵增加了陷阱(traps)密度的同時也加重了載流子散射(scattering)和隨機電報噪聲現象(RTN：Random-Telegraph-Noise)。當載流子流過表面溝道時，載流子會被陷阱電荷所吸引或排斥，改變輸運方向，降低了載流子的遷移率，從而降低了溝道方向的傳輸速度。同時，由于陷阱對載流子存在捕獲和釋放作用，多晶向帶來的陷阱對導通電流中的載流子進行捕獲或釋放，部分陷阱在這個過程中會對溝道電流有較大影響，形成隨機電報噪聲現象。制作圍柵器件的工藝中不可避免地引入一定表面粗糙度(surface?roughness)，這也會導致硅基圍柵器件的遷移率降低。

因此，如何進一步優化硅基圍柵器件，提高圍柵器件載流子遷移率，改善隨機電報噪聲現象，是圍柵器件領域研究的難點之一。

發明內容

本發明針對現有技術，提供了一種基于氧化分凝技術的適合應用在高速電路中的埋溝結構硅基圍柵晶體管。

本發明的技術方案是：

一種埋溝結構硅基圍柵晶體管(如圖1所示)，包括溝道區、溝道區下層、溝道區上層、柵介質、柵區、源區、漏區、源漏端外延區。所述溝道區是場效應晶體管的核心部分(如圖2所示)，為硅納米線結構，包括三層，內部是圓柱形的溝道區下層，包裹在其外的兩層分別是溝道區和溝道區上層，溝道區上層和溝道區下層摻雜有類型相反的雜質，溝道區上層外覆蓋一層柵介質區，柵區位于柵介質的外層，柵區和柵介質完全包圍硅納米線。溝道區、溝道區下層、溝道區上層、柵介質、柵區的長度取值一致，范圍是10納米～10微米。溝道區圓環厚度取值范圍是10納米～1微米，不摻雜或等效于不摻雜。溝道區上層圓環厚度取值范圍是10納米～1微米，摻雜濃度范圍是10¹⁶～10¹⁸cm^-3。溝道區下層圓柱結構的直徑取值范圍是10納米～3微米，摻雜濃度范圍是10¹⁶～10¹⁸cm^-3。溝道區上層和溝道區下層摻雜類型相反。所述溝道區、溝道區上層、溝道區下層的摻雜濃度是利用氧化分凝形成。

所述柵介質厚度取值范圍是1～10納米。柵區厚度范圍是10納米～5微米。

所述源區和漏區上下表面齊平，分別連接源漏端外延區。采用高濃度摻雜，摻雜濃度取值范圍是10²⁰～10²¹cm^-3。

所述源漏端外延區位于源區或漏區與溝道(溝道區、溝道區上層、溝道區下層)之間，其特征是其摻雜濃度與源區和漏區相同，以達到十分小的電阻。其長度取值范圍是20納米～100納米。保持一定長度的原因是降低漏區與柵區的寄生電容。其摻雜濃度取值范圍是10²⁰～10²¹cm^-3。

本發明埋溝結構硅基圍柵晶體管的制備方法是基于氧化分凝技術，具體包括以下步驟：

(1)選取體硅片，利用硬掩模定義源區，漏區，高濃度n型摻雜；

(2)去掉(1)中硬掩模，利用另一片硬掩模對溝道進行兩種不同類型雜質摻雜；

(3)去掉(2)中硬掩模，電子束定義細線條，進行氧化形成懸掛的硅條，氧化過程中雜質進行氧化分凝，形成溝道區、溝道區上層、溝道區下層的三層結構；