[發(fā)明專利]多核DSP可重構(gòu)專用集成電路系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201110008399.4
• 申請日: 2011-01-14
• 公開（公告）號: CN102073481A
• 公開（公告）日: 2011-05-25
• 發(fā)明（設(shè)計）人: 孔雪;余學(xué)濤;祝永新;王緒;俞吉波
• 申請（專利權(quán)）人: 上海交通大學(xué);上海紅神信息技術(shù)有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F15/78
• 代理公司: 上海交達(dá)專利事務(wù)所 31201
• 代理人: 王錫麟;王桂忠

技術(shù)領(lǐng)域

本發(fā)明涉及的是一種數(shù)字信號處理技術(shù)領(lǐng)域的裝置，具體是一種多核DSP可重構(gòu)專用集成電路系統(tǒng)。

背景技術(shù)

在大規(guī)模計算領(lǐng)域中，可重構(gòu)系統(tǒng)是目前體系結(jié)構(gòu)的一個研究熱點，它將通用處理器的靈活性和ASIC(專用芯片)的高效性很好地結(jié)合起來，是面向大規(guī)模計算中比較理想的解決方案。

傳統(tǒng)DSP具有運(yùn)算速度低、硬件結(jié)構(gòu)不可重構(gòu)、開發(fā)升級周期長和不可移植等缺點，在面向大規(guī)模計算時，這種缺點就更加明顯。ASIC在性能、面積和功耗等方面具有較大優(yōu)勢，但多變的應(yīng)用需求和快速增長的復(fù)雜度使得ASIC的設(shè)計和驗證難度大，開發(fā)周期長，很難滿足產(chǎn)品快速應(yīng)用的要求。在可編程邏輯器件中，雖然Xilinx公司的Virtex-6系列FPGA(現(xiàn)場可編程門陣列)利用600MHz的DSP48E1?slice實現(xiàn)了超過1000?GMACS(1×10¹²次乘累加運(yùn)算/秒)的性能，但在面向大規(guī)模計算時，需要配置的電路規(guī)模過大，綜合和配置時間過長，且實際工作頻率不高，難以保持高性能的同時，追求靈活性和低功耗的目標(biāo)。

在已有的關(guān)于DSP的可重構(gòu)研究中，有美國華盛頓大學(xué)和西北大學(xué)的圖騰(TOTEM)計劃，西北工業(yè)大學(xué)的龍騰DR可重構(gòu)DSP處理器研究。他們均已研究可重構(gòu)的DSP為主要目標(biāo)，強(qiáng)調(diào)其高性能和靈活性，卻犧牲了其作為通用處理器的邏輯控制性。由于DSP的串行結(jié)構(gòu)，進(jìn)行復(fù)雜運(yùn)算時可能來回循環(huán)幾百次，因此速度反而不是很快，單個DSP處理器很難滿足10?GMACS以上的性能需求，在大規(guī)模計算時，往往需要高級別并行處理的情況，單DSP的劣勢就更加明顯。在大眾市場上，TI(Texas?Instruments)公司的“達(dá)芬奇(Da?Vinci)”系列產(chǎn)品將DSP和CPU相結(jié)合，但該技術(shù)并未涉及可重構(gòu)技術(shù)。

經(jīng)對現(xiàn)有技術(shù)文獻(xiàn)的檢索發(fā)現(xiàn)，中國專利申請?zhí)枮椋?00410013670.3，名稱為：一種基于CORDIC單元的陣列式可重構(gòu)DSP引擎芯片結(jié)構(gòu)，該專利公開了一種以CORDIC算法為核心的粗顆粒度基本單元組成的可重構(gòu)(硬件可編程)陣列式芯片內(nèi)部結(jié)構(gòu)。以及，中國專利申請?zhí)枮椋?00610086398.0，名稱為：可重構(gòu)數(shù)字信號處理器，該發(fā)明公開了一種可重構(gòu)數(shù)字信號處理器(DSP)，器件內(nèi)部的硬件資源可根據(jù)不同的應(yīng)用需求進(jìn)行結(jié)構(gòu)重組，能夠?qū)崿F(xiàn)多種形式的濾波運(yùn)算。但是，兩者沒有充分利用CPU的邏輯控制能力，在面向大規(guī)模運(yùn)算時，其計算效率難以達(dá)到最高效。

另經(jīng)檢索發(fā)現(xiàn)：美國專利文獻(xiàn)號2002/0056030A1，名稱為：Shared?Program?Memory?For?use?in?Multicore?DSP?DEVICES(用于多核DSP設(shè)備的共享內(nèi)存)，提出包含共享式程序存儲器的多核DSP，能夠減少功耗開銷。但也并未涉及到可重構(gòu)的思想。以及美國專利文獻(xiàn)號2008/0189514?A1，名稱為：Reconfigurable?Logic?in?Processors(處理器中的可配置重構(gòu)邏輯單元)指出，處理器內(nèi)部處理單元可根據(jù)實際應(yīng)用來配置重構(gòu)邏輯單元。但是，每個處理單元在一個線程選擇時，由控制程序配置，這種基于SIMD的處理器在能效上開銷很大。

發(fā)明內(nèi)容

本發(fā)明針對現(xiàn)有技術(shù)存在的上述不足，提供一種多核DSP可重構(gòu)專用集成電路系統(tǒng)，在保持ASIC的高性能和低功耗的基礎(chǔ)上，又擁有了可編程邏輯器件的設(shè)計可修改性和靈活性等特點。這種技術(shù)與SoC的IP復(fù)用技術(shù)可以很好地結(jié)合，多核DSP可重構(gòu)ASIC是以DSP多核陣列為核心，同時集成了控制邏輯、嵌入式內(nèi)存和數(shù)據(jù)接口等IP模塊，從而能夠靈活、高效地實現(xiàn)大規(guī)模計算。

本發(fā)明是通過以下技術(shù)方案實現(xiàn)的，本發(fā)明包括：內(nèi)部總線以及與之相連接的控制處理器內(nèi)核、增強(qiáng)型直接內(nèi)存存取、輸入輸出緩存、DSP多核陣列、配置信息緩存、可重構(gòu)邏輯單元和內(nèi)部緩存，其中：控制處理器內(nèi)核通過內(nèi)部總線進(jìn)行數(shù)據(jù)、地址及控制信息的傳輸，增強(qiáng)型直接內(nèi)存存取通過內(nèi)部總線與內(nèi)部緩存、輸入輸出緩存、DSP多核陣列相連接并傳輸DSP多核陣列所處理的數(shù)據(jù)信息，DSP多核陣列通過內(nèi)部總線與配置信息緩存、可重構(gòu)邏輯單元相連接并傳輸配置和可重構(gòu)信息，內(nèi)部總線采用基于多級路由和可配置直連的可重構(gòu)的片上互聯(lián)方式。