[發(fā)明專利]多核DSP可重構(gòu)專用集成電路系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201110008399.4
• 申請(qǐng)日: 2011-01-14
• 公開（公告）號(hào): CN102073481A
• 公開（公告）日: 2011-05-25
• 發(fā)明（設(shè)計(jì)）人: 孔雪;余學(xué)濤;祝永新;王緒;俞吉波
• 申請(qǐng)（專利權(quán)）人: 上海交通大學(xué);上海紅神信息技術(shù)有限公司
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38;G06F15/78
• 代理公司: 上海交達(dá)專利事務(wù)所 31201
• 代理人: 王錫麟;王桂忠

1.一種多核DSP可重構(gòu)專用集成電路系統(tǒng)，包括：內(nèi)部總線以及與之相連接的控制處理器內(nèi)核、增強(qiáng)型直接內(nèi)存存取、輸入輸出緩存、DSP多核陣列、配置信息緩存、可重構(gòu)邏輯單元和內(nèi)部緩存，其特征在于：控制處理器內(nèi)核通過內(nèi)部總線進(jìn)行數(shù)據(jù)、地址及控制信息的傳輸，增強(qiáng)型直接內(nèi)存存取通過內(nèi)部總線與內(nèi)部緩存、輸入輸出緩存、DSP多核陣列相連接并傳輸DSP多核陣列所處理的數(shù)據(jù)信息，DSP多核陣列通過可重構(gòu)的片上互聯(lián)方式與配置信息緩存、可重構(gòu)邏輯單元相連接并傳輸配置和可重構(gòu)信息。

2.根據(jù)權(quán)利要求1所述的多核DSP可重構(gòu)專用集成電路系統(tǒng)，其特征是，所述的控制處理器內(nèi)核包括：兩個(gè)中央處理器、中斷控制器、偵測(cè)控制單元、一致性接口、二級(jí)緩存、數(shù)據(jù)緩存和指令緩存，其中：中央處理器與數(shù)據(jù)緩存相連接并傳輸數(shù)據(jù)緩存信息，中央處理器與指令緩存相連接并傳輸指令緩存信息，中斷控制器連接中央處理器與偵測(cè)控制單元并傳輸中斷信息，二級(jí)緩存與一致性接口相連接并傳輸數(shù)據(jù)信息和指令信息。

3.根據(jù)權(quán)利要求1所述的多核DSP可重構(gòu)專用集成電路系統(tǒng)，其特征是，所述的DSP多核陣列包括：若干數(shù)字信號(hào)處理器、若干雙端口寄存器、可重構(gòu)固核、偵測(cè)邏輯單元和時(shí)鐘控制電路，其中：數(shù)字信號(hào)處理器與偵測(cè)控制邏輯單元相連接并傳輸數(shù)據(jù)與配置信息，雙端口寄存器連接數(shù)字信號(hào)處理器與可重構(gòu)固核并傳輸數(shù)據(jù)可重構(gòu)信息和固核可重構(gòu)信息，時(shí)鐘控制電路與偵測(cè)控制邏輯單元、可重構(gòu)固核相連接并傳輸時(shí)鐘控制信息。

4.根據(jù)權(quán)利要求1所述的多核DSP可重構(gòu)專用集成電路系統(tǒng)，其特征是，所述的可重構(gòu)邏輯單元由粗粒度結(jié)構(gòu)或混合粒度結(jié)構(gòu)的可編程邏輯塊通過布線與增強(qiáng)型計(jì)算加速部件相連而組成，其中：增強(qiáng)型計(jì)算加速部件采用基于IEEE?754標(biāo)準(zhǔn)的浮點(diǎn)運(yùn)算單元。

5.根據(jù)權(quán)利要求1所述的多核DSP可重構(gòu)專用集成電路系統(tǒng)，其特征是，所述的數(shù)據(jù)緩存和指令緩存分別為數(shù)據(jù)代碼指令追蹤緩存設(shè)計(jì)數(shù)據(jù)緩存以及動(dòng)態(tài)跟蹤緩存實(shí)現(xiàn)指令緩。

6.根據(jù)權(quán)利要求1所述的多核DSP可重構(gòu)專用集成電路系統(tǒng)，其特征是，所述的可重構(gòu)的片上互聯(lián)方式是指：采用自適應(yīng)的路由控制機(jī)制，在多級(jí)路由之間加設(shè)可配置直連，為片上互連連接的設(shè)備提供低延遲的通信，其中：直連的建立和拆除通過FPGA的動(dòng)態(tài)可重構(gòu)的技術(shù)實(shí)現(xiàn)。