[發明專利]并行差分編碼電路有效
| 申請號： | 201080070541.1 | 申請日： | 2010-12-06 |
| 公開（公告）號： | CN103229474A | 公開（公告）日： | 2013-07-31 |
| 發明（設計）人： | 小西良明 | 申請（專利權）人： | 三菱電機株式會社 |
| 主分類號： | H04L25/49 | 分類號： | H04L25/49 |
| 代理公司： | 中國專利代理(香港)有限公司 72001 | 代理人： | 毛立群;盧江 |
| 地址： | 日本*** | 國省代碼： | 日本;JP |
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| 摘要： | |||
| 搜索關鍵詞： | 并行 編碼 電路 | ||
1.一種并行差分編碼電路，對并行輸入數據進行差分編碼，生成并行輸出數據，其特征在于，具備：
第1差分編碼電路，對n（2≤n，n是整數）行的并行輸入數據進行差分編碼，生成n（2≤n，n是整數）行的并行輸出數據；
第2差分編碼電路，對n（2≤n，n是整數）行的并行輸入數據進行差分編碼，生成n（2≤n，n是整數）行的并行輸出數據；以及
復用電路，將所述第1差分編碼電路的并行輸出數據和所述第2差分編碼電路的并行輸出數據交替地進行復用并輸出。
2.根據權利要求1所述的并行差分編碼電路，其特征在于，具備：
第1選擇電路，選擇第2差分編碼電路的第n行的輸出數據和第1差分編碼電路的第n行的輸出數據；以及
第2選擇電路，選擇所述第1差分編碼電路的第n行的輸出數據和使所述第2差分編碼電路的第n行的輸出數據延遲了的輸出數據；
在所述第1差分編碼電路中，使所述第1選擇電路的輸出延遲并與第1行的輸入數據進行差分編碼，
在所述第2差分編碼電路中，將所述第2選擇電路的輸出與第1行的輸入數據進行差分編碼。
3.一種并行差分編碼電路，對并行輸入數據進行差分編碼，生成并行輸出數據，其特征在于，具備：
第1差分編碼電路，對n（2≤n，n是整數）行的并行輸入數據進行差分編碼，生成n（2≤n，n是整數）行的并行輸出數據；
第2差分編碼電路，對n（2≤n，n是整數）行的并行輸入數據進行差分編碼，生成n（2≤n，n是整數）行的并行輸出數據；
第3差分編碼電路，對n（2≤n，n是整數）行的并行輸入數據進行差分編碼，生成n（2≤n，n是整數）行的并行輸出數據；
第4差分編碼電路，對n（2≤n，n是整數）行的并行輸入數據進行差分編碼，生成n（2≤n，n是整數）行的并行輸出數據；以及
復用電路，將所述第1差分編碼電路的并行輸出數據和所述第2差分編碼電路的并行輸出數據和所述第3差分編碼電路的并行輸出數據和所述第4差分編碼電路的并行輸出數據交替地進行復用并輸出。
4.一種并行差分編碼電路，對并行輸入數據進行差分編碼，生成并行輸出數據，其特征在于，具備：
第1差分編碼電路，對以2位成組的n（2≤n，n是整數）行的并行輸入數據進行差分編碼，生成以2位成組的n（2≤n，n是整數）行的并行輸出數據；
第2差分編碼電路，對以2位成組的n（2≤n，n是整數）行的并行輸入數據進行差分編碼，生成以2位成組的n（2≤n，n是整數）行的并行輸出數據；以及
復用電路，將所述第1差分編碼電路的并行輸出數據和所述第2差分編碼電路的并行輸出數據交替地進行復用并輸出。
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