[發(fā)明專利]信息處理系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201080070129.X
• 申請(qǐng)日: 2010-11-15
• 公開(kāi)（公告）號(hào): CN103210377A
• 公開(kāi)（公告）日: 2013-07-17
• 發(fā)明（設(shè)計(jì)）人: 山下浩一郎;山內(nèi)宏真;鈴木貴久;栗原康志;早川文彥
• 申請(qǐng)（專利權(quán)）人: 富士通株式會(huì)社
• 主分類號(hào): G06F12/08
• 分類號(hào): G06F12/08;G06F1/32;G06F13/36
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 舒艷君;李洋

技術(shù)領(lǐng)域

本發(fā)明涉及監(jiān)視訪問(wèn)沖突的信息處理系統(tǒng)。

背景技術(shù)

近年來(lái)，在一個(gè)系統(tǒng)內(nèi)采用具有多個(gè)核的多核處理器系統(tǒng)的方式的信息處理系統(tǒng)日益增加。在多核處理器系統(tǒng)的總線中，會(huì)傳輸從多個(gè)核產(chǎn)生的各種類型的數(shù)據(jù)。具體地，總線中會(huì)傳輸從CPU（Central?Processing?Unit）、DMA（Direct?Memory?Access）控制器、DSP（Digital?Signal?Processor）等產(chǎn)生的數(shù)據(jù)。從CPU對(duì)存儲(chǔ)器的訪問(wèn)是在1個(gè)周期中傳輸?shù)臄?shù)據(jù)量即傳輸單位小的訪問(wèn)，從DMA控制器、DSP等高速傳輸設(shè)備對(duì)存儲(chǔ)器的訪問(wèn)是傳輸單位大的訪問(wèn)。

這樣，對(duì)于傳輸單位各不相同的訪問(wèn)，在設(shè)計(jì)信息處理系統(tǒng)時(shí)，被設(shè)計(jì)成訪問(wèn)的總量不產(chǎn)生外溢（over?flow）。但是，在輸入輸出對(duì)象的I/O是1個(gè)端口，或者端口數(shù)受到限制的情況下，有時(shí)會(huì)在該端口產(chǎn)生訪問(wèn)沖突。

作為消除訪問(wèn)沖突的技術(shù)，存在使總線寬度、時(shí)鐘頻率變大，進(jìn)行更高速化來(lái)消除訪問(wèn)沖突的技術(shù)（以下，稱為“現(xiàn)有技術(shù)1”。）。另外，作為其他的技術(shù)，存在控制存儲(chǔ)器的輸入輸出的存儲(chǔ)器控制器具有臨時(shí)保留訪問(wèn)要求的排隊(duì)（queuing）系統(tǒng)，由此來(lái)使訪問(wèn)沖突的影響最小化的技術(shù)（以下，稱為“現(xiàn)有技術(shù)2”。）。

另外，作為其他的消除訪問(wèn)沖突的技術(shù)，公開(kāi)了一種存儲(chǔ)器控制器監(jiān)視高速緩存缺失，當(dāng)高速緩存缺失次數(shù)達(dá)到閾值以上時(shí)，使DMA的周期挪用模式（cycle?steal?mode）下的傳輸單位變小的技術(shù)（例如，參照下述專利文獻(xiàn)1。）。

專利文獻(xiàn)1:日本特開(kāi)2010－15275號(hào)公報(bào)

發(fā)明內(nèi)容

但是，在上述的現(xiàn)有技術(shù)中，在現(xiàn)有技術(shù)1所涉及的技術(shù)中，即使未發(fā)生訪問(wèn)沖突時(shí)也増大處理能力，因此存在著消耗電力増大利用效率降低的問(wèn)題。另外，即使應(yīng)用了現(xiàn)有技術(shù)2所涉及的技術(shù)，也會(huì)產(chǎn)生對(duì)于訪問(wèn)要求的響應(yīng)的延遲的問(wèn)題。

另外，在專利文獻(xiàn)1所涉及的技術(shù)中，關(guān)于來(lái)自CPU、DMA控制器、DSP等的訪問(wèn)，存在難以確定哪個(gè)訪問(wèn)是來(lái)自CPU的訪問(wèn)這樣的問(wèn)題。另外，在專利文獻(xiàn)1所涉及的技術(shù)中，在執(zhí)行存在實(shí)時(shí)限制的處理的過(guò)程中的情況下，如果減小DMA控制器的傳輸單位，則存在DMA控制器的傳輸效率降低，違反實(shí)時(shí)限制的可能性變高的問(wèn)題。

本發(fā)明的目的在于，為了消除上述現(xiàn)有技術(shù)中的問(wèn)題點(diǎn)，而提供一種抑制消耗電力并且能夠消除訪問(wèn)沖突的信息處理系統(tǒng)。

為了解決上述課題，達(dá)成目的，公開(kāi)的信息處理系統(tǒng)包含與總線連接的CPU、與總線連接的設(shè)備、被CPU或者設(shè)備訪問(wèn)的存儲(chǔ)器以及設(shè)定消耗電力模式的電源模式控制電路，電源模式控制電路基于表示CPU內(nèi)的高速緩存的高速緩存命中或者高速緩存缺失的第1信息和表示設(shè)備的激活狀態(tài)或者非激活狀態(tài)的第2信息，來(lái)設(shè)定消耗電力模式。

根據(jù)本信息處理系統(tǒng)，實(shí)現(xiàn)在存儲(chǔ)器訪問(wèn)沖突時(shí)設(shè)定為超頻時(shí)鐘避免訪問(wèn)沖突，在沒(méi)有訪問(wèn)時(shí)停止時(shí)鐘供給能夠削減消耗電力這樣的效果。

附圖說(shuō)明

圖1是表示實(shí)施方式所涉及的信息處理系統(tǒng)100的硬件的框圖。

圖2是表示生成部123和設(shè)定部118的動(dòng)作的說(shuō)明圖。

圖3是表示信息處理系統(tǒng)100處于狀態(tài)1時(shí)的動(dòng)作的說(shuō)明圖。

圖4是表示信息處理系統(tǒng)100處于狀態(tài)2時(shí)的動(dòng)作的說(shuō)明圖。

圖5是表示信息處理系統(tǒng)100處于狀態(tài)3時(shí)的動(dòng)作的說(shuō)明圖。

圖6是表示信息處理系統(tǒng)100處于狀態(tài)4時(shí)的動(dòng)作的說(shuō)明圖。

圖7是表示信息處理系統(tǒng)100處于狀態(tài)5－1時(shí)的動(dòng)作的說(shuō)明圖。

圖8是表示信息處理系統(tǒng)100處于狀態(tài)5－2時(shí)的動(dòng)作的說(shuō)明圖。

具體實(shí)施方式

以下參照說(shuō)明書附圖，詳細(xì)地說(shuō)明公開(kāi)的信息處理系統(tǒng)的優(yōu)選實(shí)施方式。

（信息處理系統(tǒng)100的硬件）

圖1是表示實(shí)施方式所涉及的信息處理系統(tǒng)100的硬件的框圖。在圖1中，信息處理系統(tǒng)100包含CPU101、CPU102、DMA控制器103以及DMA控制器104。并且，信息處理系統(tǒng)100包含存儲(chǔ)器控制器105、共享資源106、電源模式控制電路（以下稱為“PMU（Power?Management?Unit”））107以及總線控制器108。另外，各部通過(guò)總線109彼此連接。另外，作為與用戶或其他機(jī)器之間的輸入輸出裝置，信息處理系統(tǒng)100也可以與顯示器、鍵盤等連接。