[發(fā)明專利]信息處理系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201080070129.X
• 申請(qǐng)日: 2010-11-15
• 公開（公告）號(hào): CN103210377A
• 公開（公告）日: 2013-07-17
• 發(fā)明（設(shè)計(jì)）人: 山下浩一郎;山內(nèi)宏真;鈴木貴久;栗原康志;早川文彥
• 申請(qǐng)（專利權(quán)）人: 富士通株式會(huì)社
• 主分類號(hào): G06F12/08
• 分類號(hào): G06F12/08;G06F1/32;G06F13/36
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 舒艷君;李洋

1.一種信息處理系統(tǒng)，其特征在于，包含：

與總線連接的CPU；

與總線連接的設(shè)備；

被所述CPU或者所述設(shè)備訪問的存儲(chǔ)器；以及

設(shè)定消耗電力模式的電源模式控制電路，

所述電源模式控制電路基于表示所述CPU內(nèi)的高速緩存的高速緩存命中或者高速緩存缺失的第1信息、和表示所述設(shè)備的激活狀態(tài)或者非激活狀態(tài)的第2信息，來設(shè)定所述消耗電力模式。

2.根據(jù)權(quán)利要求1所述的信息處理系統(tǒng)，其特征在于，

當(dāng)所述第1信息表示高速緩存的高速緩存命中并且所述第2信息表示非激活狀態(tài)時(shí)，所述電源模式控制電路設(shè)定低消耗電力模式。

3.根據(jù)權(quán)利要求1或者權(quán)利要求2所述的信息處理系統(tǒng)，其特征在于，

當(dāng)所述第1信息表示高速緩存的高速緩存命中并且所述第2信息表示激活狀態(tài)時(shí)，所述電源模式控制電路設(shè)定通常模式。

4.根據(jù)權(quán)利要求1至權(quán)利要求3中任一項(xiàng)所述的信息處理系統(tǒng)，其特征在于，

當(dāng)所述第1信息表示高速緩存的高速緩存缺失并且所述第2信息表示非激活狀態(tài)時(shí)，設(shè)定通常模式。

5.根據(jù)權(quán)利要求1至權(quán)利要求4中任一項(xiàng)所述的信息處理系統(tǒng)，其特征在于，

當(dāng)所述第1信息表示高速緩存的高速緩存缺失并且所述第2信息表示激活狀態(tài)時(shí)，所述電源模式控制電路基于表示所述總線的訪問沖突狀態(tài)或者非沖突狀態(tài)的第3信息，來設(shè)定所述消耗電力模式。

6.根據(jù)權(quán)利要求1至權(quán)利要求5中任一項(xiàng)所述的信息處理系統(tǒng)，其特征在于，

當(dāng)所述第3信息表示所述總線的訪問非沖突狀態(tài)時(shí)，所述電源模式控制電路設(shè)定成通常模式，當(dāng)所述第3信息表示所述總線的訪問沖突狀態(tài)時(shí)，所述電源模式控制電路設(shè)定成超頻時(shí)鐘模式。

7.根據(jù)權(quán)利要求3或者權(quán)利要求5所述的信息處理系統(tǒng)，其特征在于，

所述設(shè)備包含DMA控制器，并被設(shè)定DMA傳輸模式。

8.根據(jù)權(quán)利要求5所述的信息處理系統(tǒng)，其特征在于，

當(dāng)所述第3信息表示所述總線的訪問沖突狀態(tài)時(shí)，所述電源模式控制電路基于表示針對(duì)由所述CPU執(zhí)行的處理是否存在時(shí)間限制的第4信息，來設(shè)定所述消耗電力模式。

9.根據(jù)權(quán)利要求8所述的信息處理系統(tǒng)，其特征在于，

當(dāng)所述第4信息表示存在時(shí)間限制時(shí)，所述電源模式控制電路設(shè)定成超頻時(shí)鐘模式，當(dāng)所述第4信息表示不存在時(shí)間限制時(shí)，所述電源模式控制電路設(shè)定成通常模式。

10.根據(jù)權(quán)利要求8所述的信息處理系統(tǒng)，其特征在于，

所述設(shè)備包含DMA控制器，當(dāng)所述第4信息表示存在時(shí)間限制時(shí)，所述DMA控制器的傳輸單位被設(shè)定成所述總線的總線寬度，當(dāng)所述第4信息表示不存在時(shí)間限制時(shí)，所述傳輸單位被設(shè)定成比所述總線的總線寬度小的值。

11.一種信息處理系統(tǒng)，其特征在于，包含：

與總線連接的CPU；

與總線連接的設(shè)備；

借助所述總線與所述CPU以及所述設(shè)備連接的存儲(chǔ)器；

監(jiān)視所述總線的訪問的總線控制器；以及

基于來自所述總線控制器的設(shè)定信號(hào)來設(shè)定消耗電力模式的電源模式控制電路，

所述總線控制器包含：

檢測(cè)表示所述CPU內(nèi)的高速緩存的高速緩存命中或者高速緩存缺失的第1信息的第1電路；和

檢測(cè)表示所述設(shè)備的激活狀態(tài)或者非激活狀態(tài)的第2信息的第2電路。

12.根據(jù)權(quán)利要求11所述的信息處理系統(tǒng)，其特征在于，

所述總線控制器包含檢測(cè)所述CPU是否連續(xù)訪問所述存儲(chǔ)器的第3信息的第3電路。

13.根據(jù)權(quán)利要求11所述的信息處理系統(tǒng)，其特征在于，

所述總線控制器包含儲(chǔ)存第4信息的第4電路，其中，所述第4信息表示針對(duì)所述CPU執(zhí)行的處理是否存在時(shí)間限制。

14.根據(jù)權(quán)利要求11或者權(quán)利要求12所述的信息處理系統(tǒng)，其特征在于，

包含基于從所述第1電路輸出的第1信息和從所述第2電路輸出的第2信息來生成所述設(shè)定信號(hào)的第5電路。