[發明專利]合并1T-1R近4F2存儲器單元的非易失性存儲器陣列體系結構

有效

• 申請號: 201080059504.0
• 申請日: 2010-10-22
• 公開（公告）號: CN102714057A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: L.G.法索利
• 申請（專利權）人: 桑迪士克3D有限責任公司
• 主分類號: G11C16/02
• 分類號: G11C16/02;H01L27/24;H01L45/00
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 黃小臨

技術領域

本發明涉及非易失性存儲器陣列，更具體地涉及具有電阻性存儲器元件的存儲器陣列。

背景技術

已知各種存儲器陣列體系結構合并有可編程電阻器、可變電阻器、可切換電阻器元件、或電阻可以改變或其電阻可以從高電阻改變成低電阻狀態或可以改變回高電阻狀態的其他電阻器元件，以獲得可編程并且非易失性的存儲器陣列。這樣的存儲器陣列體系結構不能獲得如諸如NAND閃速存儲器陣列的其他類型存儲器那樣的陣列密度。然而，隨著存儲器技術繼續縮放(scale)到更小的幾何尺寸，電阻性存儲器單元技術越來越有利。

現在參考圖1，示出了本領域中已知的存儲器陣列200的示意圖。示出了三條選擇線202、204、206，以及兩條參考線213、217和四條數據線212、214、216、218。數據線212、214和參考線213一起形成線集合208，以及數據線216、218和參考線217一起形成線集合210。數據線通常平行于參考線，并且兩者通常都垂直于選擇線。示出了與這些各種陣列線相關聯的總共十二個不同的存儲器單元。例如，存儲器單元220與選擇線204、數據線214和參考線213相關聯。存儲器單元220包括與開關器件224串聯的可切換電阻器存儲器元件222，其一起耦接在數據線214和參考線213之間。在Roy?E.Scheuerlein的標題為“Apparatus?and?Method?for?reading?an?Array?of?Nonvolatile?Memory?Cells?Including?Switchable?Resistor?Memory?Elements”的美國專利No.7,345,907中描述了實現這樣的存儲器陣列200的半導體結構。

現在參考圖2，示出了本領域中已知的存儲器陣列150的示意圖，其將上述的相連數據線對組合到用于訪問兩個存儲器單元的單條數據線（位線）中。示出了三條字線（即選擇線）172、174、176，以及三條感應線154、158、162和三條位線152、156、160。每個存儲器單元包括與開關器件串聯的可切換電阻器存儲器元件，其一起耦接在感應線和位線之間。在Sheng?Teng?Tsu的標題為“Common?Bit/Common?Source?Line?High?Density?1T1R?R-RAMArray”的美國專利No.6,801,448中描述了這樣的存儲器陣列150。

發明內容

一般地，但不以任何方式限制本發明，本發明涉及一種使用可修改的電阻性存儲器元件作為非易失性存儲元件并且獲得近4F²存儲器單元尺寸的非易失性存儲器陣列。概念上，存儲器陣列包括在類虛地(vitual?ground-like)陣列中在每個共用源極/漏極（中間）節點和數據線（或位線）之間的電阻性元件。然而，每N+1個晶體管省略電阻性元件，或通常將電阻性元件保持在低電阻狀態中，以形成具有兩個端節點的晶體管串，每個串與在端節點對之間的N條數據線相關聯。這獲得了4F²*(N+1)/N的陣列密度，其對N的合理取值接近4F²陣列密度。該存儲器陣列非常適合于在以下的三維存儲器陣列中使用，該三維存儲器陣列具有在襯底上的多個層級上彼此堆疊的不同存儲器平面。

在一個方面中，本發明提供了一種非易失性存儲器陣列，在某些實施例中其包括：第一和第二字線；與所述第一和第二字線基本上正交的第一復數M個數據線；第一晶體管串，包括第一復數M+1個串聯連接的晶體管，每個這樣的晶體管具有與所述第一字線耦接的柵極端子，所述第一晶體管串具有相應的第一和第二端節點并且具有在所述第一晶體管串的相鄰晶體管之間的第一復數M個中間節點；第一復數M個電阻性元件，每個相應的電阻性元件耦接在所述第一復數M個中間節點的相應一個和所述第一復數M個數據線的相應一個之間；第二晶體管串，包括第二復數M+1個串聯連接的晶體管，每個這樣的晶體管具有與所述第二字線耦接的柵極端子，所述第二晶體管串具有相應的第一和第二端節點并且具有在所述第二晶體管串的相鄰晶體管之間的第二復數M個中間節點；以及第二復數M個電阻性元件，每個相應的電阻性元件耦接在所述第二復數M個中間節點的相應一個和所述第一復數M個數據線的相應一個之間。