[發明專利]具有嵌入式管芯的半導體封裝及其制造方法

有效

• 申請號: 201080054650.4
• 申請日: 2010-12-07
• 公開（公告）號: CN102640283A
• 公開（公告）日: 2012-08-15
• 發明（設計）人: J·S·居澤克;J·S·岡薩雷斯;N·R·沃茨;R·K·納拉
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L23/12
• 分類號: H01L23/12;H01L23/48
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;王英

技術領域

本發明涉及半導體封裝領域，并且更具體地涉及半導體封裝中的嵌入式管芯及其制造方法。

背景技術

半導體封裝用于保護集成電路（IC）芯片或管芯，并且也給管芯提供了與外部電路的電接口。隨著對更小電子器件的不斷增長的需求，半導體封裝被設計得更加緊湊并且必須支持更大的布圖密度。例如，現在某些半導體封裝使用無芯基底，該無芯基底不包括通常在常規基底中發現的厚樹脂芯層。此外，對更高性能的器件的需求導致改善半導體封裝的需要，這使得能夠在保持薄封裝外形（profile）的同時，實現混合技術管芯堆疊或提供封裝堆疊能力。

附圖說明

圖1是示出根據本發明的一個實施例的半導體封裝的截面圖；

圖2是示出根據本發明的另一實施例的半導體封裝的截面圖；

圖3是示出根據本發明的另一實施例的半導體封裝的截面圖；

圖4是示出根據本發明的另一實施例的半導體封裝的截面圖；

圖5是示出根據本發明的另一實施例的半導體封裝的截面圖；

圖6A-6O是示出制造圖1中所示的半導體封裝的方法的截面圖；

圖7A-7E是示出制造圖5中所示的半導體器件的方法的截面圖；

圖8是根據本發明的實施例的系統。

具體實施方式

描述了具有嵌入式管芯的半導體封裝及其制造方法。在以下描述中，為了提供對本發明的全面理解，闡述了許多特定細節。在其它實例中，為了不必要地使本發明難以理解，未特別詳細描述公知的半導體處理技術和特征。

本發明的實施例描述了具有嵌入式管芯的半導體封裝。在一個實施例中，半導體封裝包括包含嵌入式管芯的無芯基底。通過在無芯基底中嵌入管芯，消除了在常規倒裝芯片組裝中通常使用的組裝步驟，從而減少了組裝成本。此外，半導體封裝能實現混合技術管芯堆疊或封裝堆疊。因此，半導體封裝提供了具有管芯堆疊或封裝堆疊能力的薄外形封裝在減少封裝組裝成本方面的優勢。

圖1示出了根據本發明的一個實施例的半導體封裝201的截面圖。半導體封裝201包括具有管芯空腔213的第一電介質層210。在一個實施例中，管芯空腔213設置在中間，并且貫穿第一電介質層210。粘附層220形成在管芯空腔213中。在本發明的實施例中，粘附層220具有頂表面221，其基本上與第一電介質層210的頂表面221共面。

集成電路（IC）芯片或管芯300布置在管芯空腔213中。管芯300包括前側310和后側320。在一個實施例中，管芯300的后側320固定或粘附于粘附層220的底表面222。在一個實施例中，前側310包括多個管芯焊盤341、342。

第二電介質層250形成在第一電介質層210的底表面上。第二電介質層250也包封管芯300。在一個實施例中，多個管芯互連271、272形成在第二電介質層250中，其中管芯互連271、272與管芯300上的管芯焊盤341、342電耦合。

在本發明的實施例中，第三電介質層280形成在第二電介質層250上。在一個實施例中，多個管芯互連291、292形成在第三電介質層280中。在第三電介質層280中的管芯互連291、292與第二電介質層250中的管芯互連271、272電耦合。

在本發明的實施例中，多個封裝焊盤231、232、233、234形成在第一電介質層210中。封裝焊盤231、232、233、234形成在管芯300的外圍區域。在一個實施例中，每個封裝焊盤231、232、233、234都包括基本上與第一電介質層210的頂表面211共面的暴露的表面。此外，多個封裝互連273、274、275、276形成在第二電介質層250中，并且與封裝焊盤231、232、233、234電耦合。在一個實施例中，附加的封裝互連293、294形成在第三電介質層280中，并且與第二電介質層250中的封裝互連273、276電耦合。在一個實施例中，管芯互連291、292形成在第三電介質層中，其中管芯互連291、292與管芯互連271、272電耦合。