[發明專利]用于在凹陷特征中的連續釕膜上多步驟鍍銅的方法

無效

• 申請號: 201080053681.8
• 申請日: 2010-09-30
• 公開（公告）號: CN102859035A
• 公開（公告）日: 2013-01-02
• 發明（設計）人: 弗蘭克·M·切里奧;水野茂;喬納森·里德;托馬斯·本努斯瓦米
• 申請（專利權）人: 東京電子株式會社;諾發系統有限公司
• 主分類號: C23C18/16
• 分類號: C23C18/16;C23C18/18;C23C18/38;C25D5/10;C25D5/50;H01L21/285;H01L21/288;H01L21/768
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 李志東

技術領域

本發明涉及在集成電路制備中鍍金屬的技術，特別是，涉及一種沉積并使用釕(Ru)膜來以銅(Cu)金屬將凹陷特征鍍層的處理方法。

背景技術

集成電路(IC)包含各種半導體裝置和多個導電的金屬路徑，其提供電源至半導體裝置，并使半導體裝置共享和交換信息。在集成電路內，通過使用將金屬層彼此絕緣的金屬間(intermetal)或層間介電層，金屬層被堆在彼此的上部。一般情況下，每個金屬層必須形成電接觸于至少一個附加的金屬層。該電接觸通過在分隔金屬層的層間介質中蝕刻孔(即通道)來實現，并以金屬填充生成的通道來創造互連特征。在層間介質中金屬層通常占用被蝕刻的通路。″通道(via)″一般是指任何凹陷特征，如孔、線或其他相似的特征，其形成于介電層內，來提供電連接穿過介電層至介電層下面的導電層。同樣，凹陷特征包含連接兩個或更多通道的金屬層的凹陷特征通常被稱為溝槽(trenches)。

集成電路技術的不斷發展中的長期目標是減少集成電路的尺寸。集成電路尺寸的減小減少了面積電容并是獲得更高速度性能的集成電路的關鍵。

此外，減少集成電路模具的面積可在集成電路制備中造成更高的產量。

上述優點促使集成電路尺寸的不斷縮小。裝置性能的增加一般伴隨裝置面積減少或裝置密度的增加。裝置密度的增加要求用于形成互連的尺寸的減少，包括較大的縱橫比(即深寬比)。當圖案基板(晶片)上的最小特征尺寸不斷下降時，一些縮小的后果便變得更明顯。例如，凹陷特征變得太小導致填有大金屬的凹陷特征中的微觀空隙不能被接受。當金屬線的寬度縮小至更小的亞微米和甚至為納米尺寸時，電遷移失效，其可能會導致現被公認的金屬線打開和被擠壓的問題。此外，當金屬線的尺寸進一步減小時，金屬線電阻率大幅增加，且線電阻率的增加會影響電路性能。

將銅金屬引入用于制造集成電路的多層金屬化方案可通過大馬士革(damascene)鍍銅工程被執行，并通過先進的微處理器和特定應用程序電路的制造商正被廣泛使用。但是，由于銅金屬對介電材料具有較差的附著力，且銅是一種中間帶隙的混雜物，容易擴散至常用的類似硅和介電材料的集成電路材料中，因此銅金屬不能與介電材料直接接觸。此外，氧可以從含氧的介電材料擴散至銅中，從而可降低銅金屬的電導率。因此，在集成電路中，擴散阻隔材料被形成在介電材料和其他材料上來包圍銅金屬，從而防止銅擴散至集成電路材料中。

沉積于晶片基板上的薄釕膜可用于集成電路制備中的鍍銅。在過去，介電材料上或擴散阻隔材料上的釕沉積一直存有問題。通過化學氣相沉積(CVD)或原子層沉積(ALD)的薄釕膜的沉積往往導致較弱形態的薄釕膜。在過去，直接在薄釕膜上鍍銅也一直存有問題。由于薄釕膜中的混雜物、薄釕膜的不連續增長、和/或薄釕膜的較弱的形態/粗糙表面，在常規的薄釕膜上直接鍍銅顯示出對薄釕膜的較弱的附著力。因此，存在被鍍層的銅不均勻地沉積在基板上以及無空隙填充的深寬比特征的問題。此外，常規的后期鍍銅退火處理工程被執行來試圖在整個銅材料中增長大的銅顆粒，并由此來減少銅材料的電阻，但其仍存在問題，特別是狹窄(＜100nm，nm＝10^-9m)及高縱橫比的凹陷特征，特征變得越小使用大的銅顆粒來進行填充就越困難。

此外，未來的半導體器件的尺寸將繼續變小至最小特征尺寸，凹陷特征的寬度將繼續降低，且深度將繼續增加。

因此，需要一種用于以較低表面粗糙度來沉積高純度連續釕膜從而可與狹窄及高縱橫比的凹陷特征的鍍銅相結合的方法來解決上述問題。

發明內容

提供一種用于在先進集成電路的凹陷特征中的連續釕金屬膜上多步驟鍍銅的方法。高純度連續釕金屬膜的使用可防止高縱橫比凹陷特征的銅金屬填充期間不需要的微觀空隙的形成，例如，溝槽(trench)和通道(vias)，并促使大的銅金屬顆粒的形成，包括鍍在連續釕金屬膜上的連續銅金屬層。該大的銅金屬顆粒可降低填有銅的凹陷特征的電阻率，并可提高集成電路的可靠性。