[發明專利]用于通過選擇性偏置來降低高容量存儲器中存儲器陣列漏電的系統和方法

無效

• 申請號: 201080047330.6
• 申請日: 2010-09-14
• 公開（公告）號: CN102859600A
• 公開（公告）日: 2013-01-02
• 發明（設計）人: N·貝赫拉;D·薩布哈爾沃爾;張勇
• 申請（專利權）人: 美商新思科技有限公司
• 主分類號: G11C11/412
• 分類號: G11C11/412;G11C11/413
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;邊海梅

相關領域的交叉申請

本申請要求2009年9月14日提交的美國專利申請No.12/558,816的優先權，該申請在此通過引用整體并入本文。

技術領域

本公開總體上涉及半導體存儲器。更具體地，并且并非以任何限制性的方式，本公開涉及用于降低靜態隨機存取存儲器(SRAM)單元中的漏電的基于扇區的源極偏置方案。

背景技術

包括多個存儲器單元的靜態隨機存取存儲器或SRAM設備通常配置為具有一個或多個I/O(例如x4、x8、x16等配置)的行和列的陣列。此外，可以在用于要求高密度、高速和低功率的應用的多庫架構中提供此類存儲器。無論架構和類型如何，每個SRAM單元都可操以存儲單比特信息。通過激活給定物理行(通過驅動與其相關聯的字線)中的所有存儲器單元以及將數據輸出在與用于提供存儲的數據值給選定的輸出的選定的列相關聯的位線上來促進對該信息的存取。一旦將數據置于位線上，則位線上的電壓電平開始分開為相對的電源軌線(例如V_DD和接地)，并且在位線上的電壓電平分開預定電壓差(通常為V_DD的10％或更少)之后，利用讀出放大器對在位線上感測的邏輯電平進行鎖存。此外，讀出放大器器可以被提供為差分讀出放大器，其中存儲器單元中的每一個存儲器單元對與每個列相關聯的互補位線(例如數據線)上的數據信號和數據信號的相反信號這兩者進行驅動。在操作中，在激活存儲器單元之前，對位線預充電并且使其等于公共值。一旦選擇了特定的行和列，則與其對應的存儲器單元被激活，從而使得存儲器單元將數據線之一朝向接地拉動，而另一數據線保持在預充電電平(通常為V_DD)。耦合至兩個互補位線的讀出放大器感測兩個位線之間的差值，并且一旦該差值超過預定值，則將感測的差值向讀出放大器表明為不同的邏輯狀態“0”和“1”。

隨著晶體管器件尺寸持續減小，例如減小至0.13微米或更小，關于SRAM單元的操作的若干問題開始顯現，主要由于在該尺寸下，器件受待機模式中截止狀態中高漏電值的影響。實質上，這些器件不再是理想的開關，而是更接近于篩子(sieve)，即使在截止狀態下其也具有從漏極向源極或從漏極/源極向襯底的不可忽略的恒定電流流動路徑。高漏電導致兩個主要問題。第一，由于生成作為漏電的大靜態電流，因此存在增加的靜態功率消耗。其次，更為嚴重的是，從SRAM單元讀取的不正確數據的問題。來自選定的列中的所有位單元的積累的漏電電流當前已與讀取電流相當，從而顯著破壞可靠的感測操作所需的位線差值。

在Kenichi?Osada、Yoshikazu?Saitoh、Eishi?Ibe和Koichiro?Ishibashi的“16.7fA/cell?Tunnel-Leakage-Suppressed?16Mb?SRAM?for?Handling?Cosmic-Ray-Induced?Multi-Errors”(IEEE國際固態電路會議，2003，第302-303頁)中公開了一種用于降低SRAM單元中的待機漏電電流的技術，其中在單個位線列上的多個SRAM單元的源極端子被耦合于一起以用于提供偏置電勢。該方案看上去降低了總的待機電流，但是它并未改善讀取電流(I_R)與單元漏電電流(I_L)的比率。

在美國專利文獻No.7,061,794B1中也公開了用于降低SRAM單元中的待機漏電電流的技術。如在該文獻中公開的那樣，當給定扇區的存儲器單元處于待機模式中時，到扇區中存儲器單元的每個物理行的寫入線處于取消選定的狀態，而扇區源極線被驅動至選定的電勢，以便減少存儲器漏電。當針對扇區中的給定物理行激活存儲器讀取時，與期望的物理行相關聯的寫入線被驅動為高。這導致與期望的物理行相關的邏輯將針對物理行的源極線驅動為低。針對扇區中的其他物理行的源極線被維持在選定(偏置)的電勢。感測選定的物理行中的每個單元的電壓差，并且在開始針對另一物理行的另一讀取操作時將存儲器單元恢復至待機模式。