[發明專利]三維電感器與變換器

無效

• 申請號: 201080045331.7
• 申請日: 2010-10-07
• 公開（公告）號: CN102576657A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 金鄭海;顧時群;布雷恩·馬修·亨德森;托馬斯·R·湯姆斯;劉·G·蔡-奧安;賽福拉·S·巴扎亞尼;馬修·諾瓦克
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L23/522;H01F17/00;H01L27/06;H01L23/48
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 宋獻濤

技術領域

本發明大體上涉及集成電路裝置，且更明確地說，涉及在使用通孔的集成電路中實施的電感器與變換器。

背景技術

電感器與變換器用于各種各樣的集成電路應用(包括射頻(RF)集成電路應用)中。芯片上電感器為可將能量儲存在由穿過其的電流所產生的磁場中的無源電組件。電感器可為形如包括一個或一個以上“匝”的線圈的導體。所述匝將由流經所述導體的每一匝的電流所感應的磁場通量集中于所述電感器匝內的“電感性”區域中。匝的數目與匝的大小影響電感。

具有耦合磁通量的兩個(或兩個以上)電感器形成變換器。變換器為將電能從一個電路經由電感性耦合的導體轉移到另一電路的裝置，所述電感性耦合的導體通常為形成所述變換器的電感器的線圈或匝。第一或“初級”電感器中的變化的電流在第二或“次級”電感器中感應變化的電壓。如果將負載耦合到所述次級電感器，那么電流將在所述次級電感器中流動，且電能將從所述初級電路經由所述變換器流動到所述負載。

在集成電路裸片及電路封裝中實施的常規電感器可具有若干缺點?？赏ㄟ^在導電層中形成螺線跡線或螺旋跡線以形成電感器匝來制造這些電感器。在一些情況下，這些跡線可耦合到鄰近層中的跡線以實現較高電感。遺憾的是，所述電感器可消耗過量金屬層資源，且在無不合需要的按比例縮放的情況下，可能不會提供充分的電流容量或足夠高的質量因子。另外，因為所述電感器的電感性區域相對于封裝襯底及電路裸片中的其它跡線層大體上平行，所以所述電感性區域可對所述集成電路內的其它組件具有不良的電磁干擾(EMI)效應，且/或其電感器特性可受所述襯底或電路裸片內的鄰近導體負面影響。

圖1展示CMOS技術100的橫截面，其包括三個區段：重分配設計層(RDL)區段102、前段工藝(FEOL)區段104及后段工藝(BEOL)區段106。FEOL區段104包括襯底108，且BEOL區段106包括多個金屬層M1到Mn。FEOL區段104的高度或厚度114通常遠大于BEOL區段106的高度或厚度110。BEOL區段106的靠近襯底108的金屬層用于裝置之間的互連，且常規電感器可引起到周圍層的不良耦合。因而，為了為互連提供空間并最小化由常規電感器導致的不良耦合，遠離襯底108的BEOL區段106中的電感器可用高度112小于BEOL區段106的總高度110。按照慣例，通常在BEOL區段106中的金屬層M1到Mn中的一者或一者以上中使用二維幾何結構來制造芯片上電感器。

圖2中說明具有兩個輸入端口202、204的示范性對稱單匝電感器200的俯視圖?？赏ㄟ^對稱線206來分割對稱電感器200，使得在對稱線206的一側上的第一半電感器208具有與在對稱線206的另一側上的第二半電感器210相同的尺寸。然而，因為電感值與用以形成電感器的金屬線的總長度成比例，所以對稱電感器200的單匝電感器幾何結構具有電感劣勢，這是因所述電感器僅具有單個匝。額外匝或金屬長度可增加電感值。

常規芯片上電感器與晶體管之間的尺寸比可提供可由BEOL金屬層中的電感器消耗的相對過量的金屬層資源的判斷。常規芯片上電感器可占據300μm×300μm或90,000μm²的面積。與此相比，使用可用特征大小，晶體管可占據0.09μm²的面積。因而，由所述電感器消耗的空間與由所述晶體管消耗的空間之間的芯片大小比為1000000∶1。此外，歸因于CMOS技術按比例縮放，每mm²的芯片成本繼續增加，因為無源裝置的BEOL不按比例縮放，而有源裝置的FEOL按比例縮放。因而，電感器或變換器的芯片成本極高，且可能在較高級的技術節點(例如，45nm或32nm)中增加。