[發明專利]Cu配線的形成方法無效
| 申請號: | 201080018603.4 | 申請日: | 2010-08-27 |
| 公開(公告)號: | CN102414804A | 公開(公告)日: | 2012-04-11 |
| 發明(設計)人: | 五味淳;水澤寧;波多野達夫;橫山敦;石坂忠大;安室千晃;加藤多佳良 | 申請(專利權)人: | 東京毅力科創株式會社 |
| 主分類號: | H01L21/3205 | 分類號: | H01L21/3205;H01L23/52 |
| 代理公司: | 北京尚誠知識產權代理有限公司 11322 | 代理人: | 龍淳 |
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| 搜索關鍵詞: | cu 形成 方法 | ||
技術領域
本發明涉及Cu(銅)配線的形成方法。
背景技術
最近,半導體器件的配線圖案的微細化日益發展,與此相伴,因配線的RC延遲等的問題而對配線的低電阻化提出了要求,作為配線材料正在漸漸地使用比在現有技術中使用的鋁(Al)和鎢(W)更加低電阻的Cu。
作為Cu配線的形成方法,已知的技術為:在形成有溝槽或孔的層間絕緣膜,使用以噴鍍為代表的物理淀積法(PVD)形成由Ta、TaN、Ti等構成的障壁膜,并在其上同樣通過PVD形成Cu晶種膜,接著,進一步在其上實施Cu鍍層,填埋溝槽或孔以形成Cu配線(例如日本特開平11-340226號公報)。
但是,在具有交叉點結構的存儲元件的制造過程,或配線工序與配線工序之間或配線工序的后續工序中,當500℃以上的高溫工藝為必要時,在作為配線使用通過上述方法形成的Cu配線的情況下,進行這樣的高溫處理時,發生Cu遷移(migration)使得Cu聚集,導致在配線中形成空隙(void),并導致配線的電阻值顯著上升。因此,現狀是,在配線形成后500℃以上的高溫工藝為必要的用途中,重視熱穩定性而使用電阻高的W。
發明內容
因為即使在這樣的高溫工藝為必要的情況下也存在RC延遲的問題,所以期望在這樣的情況下也應用Cu配線。
因此,本發明的目的在于,提供能夠形成在配線形成后存在500℃以上的高溫工藝的情況下能應用的Cu配線的,Cu配線的形成方法。
根據本發明,提供一種Cu配線的形成方法,該Cu配線的形成方法實施有伴隨500℃以上的溫度的處理的后續工序,在該Cu配線的形成方法中,包括:在表面具有溝槽和/或孔的基板上的至少所述溝槽和/或孔的底面和側面形成密接膜的工序,其中,該密接膜包括具有與Cu的晶格面間距的差為10%以內的晶格面間距的金屬;在所述密接膜上以填埋所述溝槽和/或孔的方式形成Cu膜的工序;在所述Cu膜形成后的基板進行350℃以上的退火處理的工序;研磨所述Cu膜,僅殘留所述Cu膜的對應于所述溝槽和/或孔的部分的工序;和在研磨后的Cu膜形成蓋而成為Cu配線的工序。
附圖說明
圖1是表示本發明的一個實施方式的方法的流程圖。
圖2是在圖1的流程圖中所示的本發明的一個實施方式的方法的工序截面圖。
圖3是表示Cu膜的厚度為10nm時的作為密接膜使用Ru膜的情況和使用Ta膜的情況的退火溫度與Cu膜的相對的電阻變化率的關系的附圖。
圖4是表示Cu膜的厚度是20nm時的作為密接膜使用Ru膜的情況和使用Ta膜的情況的退火溫度與Cu膜的相對的電阻變化率的關系的附圖。
圖5是表示在厚度3nm的Ru膜上形成厚度50nm的Cu膜的情況下的Cu膜的狀態的SEM照片。
圖6是表示在厚度3nm的Ru膜上形成厚度50nm的Cu膜后,在Ar氣氛中以650℃進行30min(分鐘)退火的情況下的Cu膜的狀態的SEM照片。
圖7是表示在厚度3nm的Ru膜上形成厚度50nm的Cu膜,進而在其上形成厚度3nm的Ru膜后,在Ar氣氛中以650℃進行30min(分鐘)退火的情況下的Cu膜的狀態的SEM照片。
具體實施方式
以下,參照附圖,對本發明的實施方式進行說明。
圖1是用于說明包含本發明的一個實施方式的Cu配線的形成方法的半導體裝置的制造工序的流程圖,圖2是其工序截面圖。
首先,準備在Si基板11上具有SiO2膜等的層間絕緣膜12,在層間絕緣膜12形成有溝槽13的半導體晶片(以下簡單地記作晶片)(步驟1,圖2(a))。然后,在包含溝槽13的整個面以1~10nm,例如以4nm左右的厚度形成TaN、Ti等的障壁膜14(步驟2,圖2(b))。這時的成膜能夠用噴鍍等的PVD來進行。
然后,至少在溝槽13的底面和側面以1~5nm,例如以4nm的厚度形成密接膜15(步驟3,圖2(c))。密接膜15是用于確保在其上成膜的Cu膜的密接性的膜,作為該密接膜15,使用具有與Cu的晶格面間距的差為10%以內的晶格面間距的金屬的膜。作為這樣的金屬有V、Cr、Fe、Co、Ni、Mo、Ru、Rh、Pd、W、Re、Os、Ir、Pt。進一步優選與Cu的晶格面間距的差為5%以內,作為這樣的金屬有Fe、Co、Ni、Ru、Rh、Os。并且,在表1中表示主要金屬的結晶型、晶格常數、米勒常數、晶格面間距、相對于Cu的晶格面間距的差(%)。
[表1]
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H01L21-02 .半導體器件或其部件的制造或處理
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H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





