[發(fā)明專利]使用雙技術(shù)晶體管的低泄漏高性能靜態(tài)隨機(jī)存取存儲(chǔ)器單元

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201080004268.2
• 申請(qǐng)日: 2010-01-21
• 公開(kāi)（公告）號(hào): CN102272843A
• 公開(kāi)（公告）日: 2011-12-07
• 發(fā)明（設(shè)計(jì)）人: 馬尼什·加爾吉;柴家明;邁克爾·泰坦·潘
• 申請(qǐng)（專利權(quán)）人: 高通股份有限公司
• 主分類號(hào): G11C8/08
• 分類號(hào): G11C8/08;G11C11/408;G11C11/419
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 宋獻(xiàn)濤

技術(shù)領(lǐng)域

本發(fā)明大體來(lái)說(shuō)涉及靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元設(shè)計(jì)且具體地說(shuō)涉及一種使用雙技術(shù)晶體管來(lái)實(shí)現(xiàn)改善的性能及功率特性的設(shè)計(jì)。

背景技術(shù)

靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元是許多存儲(chǔ)器的基本建構(gòu)塊。如圖1中所說(shuō)明的示范性常規(guī)6晶體管(6T)SRAM單元包含兩個(gè)交叉耦合的反相器，每一反相器包含串聯(lián)連接的P溝道場(chǎng)效晶體管(PFET)及N溝道場(chǎng)效晶體管(NFET)，此舉允許6T?SRAM單元存儲(chǔ)一個(gè)數(shù)據(jù)位。6T?SRAM單元還包含兩個(gè)NFET傳遞門晶體管，其允許從6TSRAM單元讀取數(shù)據(jù)及將數(shù)據(jù)寫入到6T?SRAM單元中。常規(guī)存儲(chǔ)器電路可并入有多個(gè)個(gè)別6T?SRAM單元。

使用6T?SRAM單元的存儲(chǔ)器通常用作微處理器、數(shù)字信號(hào)處理器(DSP)及其它集成電路中的高速緩沖存儲(chǔ)器。隨著半導(dǎo)體工藝按比例調(diào)整成越來(lái)越小的最小特征大小，6T?SRAM單元的性能并不始終與依賴于使用6T?SRAM單元的存儲(chǔ)器的集成電路的性能一樣多地改善。因此，需要提高SRAM單元的性能。一種用以提高性能的常規(guī)技術(shù)為用如圖2中所說(shuō)明的8晶體管(8T)SRAM單元來(lái)替換6T?SRAM單元。圖2中所說(shuō)明的8T?SRAM單元提供用于存儲(chǔ)于8T?SRAM單元中的數(shù)據(jù)位的獨(dú)立讀取及寫入路徑。8T?SRAM單元?dú)w因于兩個(gè)額外晶體管而以增加的泄漏功率為代價(jià)來(lái)提高性能。

還需要降低泄漏功率，以便降低集成電路的總能量使用。由于高速緩沖存儲(chǔ)器通常可表示整個(gè)集成電路的顯著部分且SRAM單元可表示高速緩沖存儲(chǔ)器的大部分，因此尤其需要能夠降低SRAM單元的泄漏功率且因此整體降低集成電路的泄漏功率。

因此，需要開(kāi)發(fā)出在SRAM單元中提高性能且降低泄漏的技術(shù)。

發(fā)明內(nèi)容

在本發(fā)明的第一實(shí)施例中，一種存儲(chǔ)器單元包含存儲(chǔ)元件、耦合到所述存儲(chǔ)元件的寫入電路及耦合到所述存儲(chǔ)元件的讀取電路。所述存儲(chǔ)元件的至少一部分及所述寫入電路的至少一部分是使用較厚功能性柵極氧化物制造，且所述讀取電路的至少一部分是使用較薄功能性柵極氧化物制造。

在本發(fā)明的第二實(shí)施例中，一種存儲(chǔ)器單元包含第一NFET及第二NFET以及第一PFET及第二PFET。所述第一NFET及所述第二NFET的源極端子耦合到接地電位且所述第一PFET及所述第二PFET的源極端子耦合到第一電位。所述第一NFET的柵極端子耦合到所述第一PFET的柵極端子，且所述第二NFET的柵極端子耦合到所述第二PFET的柵極端子。所述第一NFET的漏極端子耦合到所述第一PFET的漏極端子，且所述第二NFET的漏極端子耦合到所述第二PFET的漏極端子。所述第一NFET及所述第一PFET的所述柵極端子耦合到所述第二NFET及所述第二PFET的所述漏極端子，且所述第二NFET及所述第二PFET的所述柵極端子耦合到所述第一NFET及所述第一PFET的所述漏極端子。所述存儲(chǔ)器單元進(jìn)一步包括第三NFET及第四NFET。所述第三NFET及所述第四NFET的柵極端子耦合在一起且適于耦合到寫入字線。所述第三NFET及所述第四NFET的源極端子各自適于耦合到一對(duì)互補(bǔ)寫入位線中的一者。所述第三NFET的漏極端子耦合到所述第一NFET及所述第一PFET的所述柵極端子，且所述第四NFET的漏極端子耦合到所述第二NFET及所述第二PFET的所述柵極端子。所述存儲(chǔ)器單元進(jìn)一步包括第五NFET及第六NFET。所述第五NFET的源極端子耦合到接地電位。所述第五NFET的柵極端子耦合到所述第一NFET及所述第一PFET的所述漏極端子。所述第五NFET的漏極端子耦合到所述第六NFET的源極端子。所述第六NFET的柵極端子適于耦合到讀取字線。所述第六NFET的漏極端子適于耦合到讀取位線。

在本發(fā)明的第三實(shí)施例中，一種存儲(chǔ)器陣列包含多個(gè)存儲(chǔ)器單元。所述多個(gè)存儲(chǔ)器單元中的至少一者包括存儲(chǔ)元件、耦合到所述存儲(chǔ)元件的寫入電路及耦合到所述存儲(chǔ)元件的讀取電路。所述存儲(chǔ)元件的至少一部分及所述寫入電路的至少一部分是使用較厚功能性柵極氧化物制造，且所述讀取電路的至少一部分是使用較薄功能性柵極氧化物制造。

由本文中的教示的實(shí)施例提供的一個(gè)優(yōu)點(diǎn)為歸因于在存儲(chǔ)器單元的讀取路徑中使用較高性能晶體管而提高存儲(chǔ)器性能。另一優(yōu)點(diǎn)為存儲(chǔ)器單元的泄漏功率歸因于在存儲(chǔ)器單元的較高性能并非有益的部分中使用較低泄漏晶體管而降低。