[實用新型]一種可配置閾值電壓平衡電路

無效

• 申請號: 201020699088.8
• 申請日: 2010-12-31
• 公開（公告）號: CN202043038U
• 公開（公告）日: 2011-11-16
• 發明（設計）人: 柏娜;吳維奇;呂百濤;余群齡;龔展立
• 申請（專利權）人: 東南大學
• 主分類號: H02M3/157
• 分類號: H02M3/157
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 湯志武

技術領域

本實用新型涉及集成電路設計中降低工藝偏差對亞閾值電路的影響的電路，尤其是一種結構簡單、高性能的可配置閾值電壓平衡電路，它可以減輕工藝變化對亞閾值設計的影響，并顯著提高亞閾值設計的良率。

背景技術

隨著集成電路設計技術和集成電路制造工藝的不斷發展，不斷提高的便攜式設備需求對降低功耗設計技術提出了更高的要求。亞閾值設計是當前超低功耗設計的熱門，通過降低電源電壓(Vdd)進入電路的亞閾值區域——Vdd小于閾值電壓(Vth)，使得系統工作在電路的線性區，進而顯著降低系統的動態、靜態功耗。但是在具體的實現過程中該設計也引入了一系列類如對工藝偏差的容忍度變差的問題。由于在亞閾值區域器件的驅動電流與閾值電壓成指數關系，這使得工藝偏差以及器件失配對設計性能的影響亦呈指數級變化。

本實用新型著重于減輕工藝偏差對亞閾值設計的影響。由于工藝參數偏差的主要來源是：(1)電源電壓Vdd波動；(2)幾何Leff波動；(3)閾值電壓Vth波動；而其中由閾值電壓波動引起的晶體管性能的波動占據了絕對重要的位置，因此降低亞閾值設計中的閾值電壓波動對提高亞閾值電路的良率具有關鍵的意義。

發明內容

本實用新型要解決的技術問題是：現有的亞閾值設計存在對工藝偏差容忍度差的問題，需要減輕工藝偏差對亞閾值設計的影響，本實用新型通過閾值電壓波動，提供一種可配置閾值電壓平衡電路。

本實用新型的技術方案為：一種可配置閾值電壓平衡電路，為數字電路單元提供體偏置，調節輸出端所連接的數字電路單元的體偏置，所述閾值電壓平衡電路由閾值不平衡探測器、三態緩沖器和選擇電路三個部分構成，閾值不平衡探測器設有一個PMOS管P1和一個NMOS管N1；三態緩沖器設有兩個PMOS管P2、P3，兩個NMOS管N2、N3及一個邏輯開關S0；選擇電路設有一個NMOS管N4和一個PMOS管P4，兩個邏輯開關S1、S2，具體的電路連接為：

閾值不平衡探測器的PMOS管P1的體端與選擇電路的PMOS管P4的漏極連接，NMOS管N1的體端與選擇電路的NMOS管N4的漏極連接，PMOS管P1的柵極和源級與電源電壓Vdd相連，NMOS管N1的柵極與源級與地gnd相連，NMOS管N1與PMOS管P1的漏極連接在一起輸出信號Vout；

閾值不平衡探測器的輸出信號Vout與三態緩沖器的PMOS管P2及NMOS管N2的柵極相連，PMOS管P2與NMOS管N2的漏極連接在一起，并與PMOS管P3及NMOS管N3的柵極相連，PMOS管P3和NMOS管N3的漏極連接在一起后輸出信號Vbody，PMOS管P2、P3的源級連接在一起后與邏輯開關S0的一端相連，邏輯開關S0的另一端與電源電壓Vdd相連，NMOS管N2、N3的源級與地gnd相連，PMOS管P2的體端與選擇電路的PMOS管P4的漏極連接，NMOS管N2的體端與選擇電路的NMOS管N4的漏極連接，PMOS管P3、N3的體端分別與電源電壓Vdd、地gnd相連。

三態緩沖器的輸出信號Vbody分別與選擇電路的邏輯開關S1、S2的一端相連，邏輯開關S1的另一端與PMOS管P4的漏極相連，邏輯開關S2的另一端與NMOS管N4的漏極相連，PMOS管P4的源級和體端連接到電源電壓Vdd，漏極與被調節數字電路單元的PMOS管體偏置連接，柵極由外部提供的模式選擇信號Ctrl控制，NMOS管N4的源級和體端連接到地gnd，漏極與被調節數字電路單元的NMOS管體偏置連接，柵極由外部提供的模式選擇信號控制。

與現有技術相比，本實用新型具有以下優點及顯著效果：

(1)超寬范圍的電壓調節，經過配置，本實用新型的閾值電壓平衡電路可支持從正常電源電壓到亞閾值電源電壓縮放的超寬范圍電壓調節，即本實用新型的閾值電壓平衡電路可以正常工作在超閾值區域和亞閾值區域；

(2)采用閾值電壓平衡機制后，PMOS和NMOS晶體管的閾值電壓的不平衡局限于一個更緊的區域，即本實用新型的閾值電壓平衡電路可以有效的降低工藝偏差導致的閾值電壓失配；

(3)本實用新型的開銷較小，僅為由三個可以忽略不計的反相器組成的電路，效果明顯，代價小。并且在系統設計時，可以根據需要在整個芯片塊復制該方案，以減少晶圓內工藝偏差對系統設計性能的影響。

附圖說明

圖1是本實用新型的可配置閾值電壓平衡電路。

圖2是晶體管體效應偏置技術的示意圖，(a)為晶體管體效應的物理連接示意圖，(b)為晶體管體效應的電路連接示意圖。