[實(shí)用新型]利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路

無效

• 申請?zhí)枺?/td>: 201020568008.5
• 申請日: 2010-10-20
• 公開（公告）號: CN201839296U
• 公開（公告）日: 2011-05-18
• 發(fā)明（設(shè)計(jì)）人: 蘇紅;謝建庭;常濤;王克;宋光偉;李柬;孫光;苗堯飛;李艷軍;李續(xù)
• 申請（專利權(quán)）人: 天津光電通信技術(shù)有限公司
• 主分類號: H04L7/00
• 分類號: H04L7/00
• 代理公司: 天津中環(huán)專利商標(biāo)代理有限公司 12105
• 代理人: 胡京生

技術(shù)領(lǐng)域

本專利涉及通信領(lǐng)域的時(shí)鐘恢復(fù)，對從接收數(shù)據(jù)中提取數(shù)據(jù)同步時(shí)鐘給出了一種實(shí)現(xiàn)電路，即利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路。

背景技術(shù)

串行數(shù)據(jù)是由一連串的‘0’和‘1’組成，但是有多少個(gè)‘0’和多少個(gè)‘1’會(huì)連續(xù)出現(xiàn)？在數(shù)據(jù)接收端如何進(jìn)行判斷？是串行數(shù)據(jù)接收時(shí)遇到的重要問題。解決這個(gè)問題的常用辦法是從接收數(shù)據(jù)中恢復(fù)數(shù)據(jù)同步時(shí)鐘，然后用恢復(fù)的時(shí)鐘讀取數(shù)據(jù)。在異步收發(fā)器UART(Universal?Asynchronous?Receiver?Transmitters)內(nèi)通常會(huì)有一個(gè)速率為數(shù)據(jù)速率16倍的高頻取樣時(shí)鐘，用來提取數(shù)據(jù)的同步時(shí)鐘，該方式得到廣泛的應(yīng)用。但數(shù)據(jù)速率越來越高，16倍高頻取樣時(shí)鐘的獲得也越來越難。

高頻取樣時(shí)鐘選用數(shù)據(jù)速率16倍的原因，在于標(biāo)準(zhǔn)串口數(shù)據(jù)多以1位起始位、8位數(shù)據(jù)位和1位停止位的形式出現(xiàn)，而且在異步收發(fā)器出現(xiàn)的時(shí)代，不可能獲得精確穩(wěn)定的時(shí)鐘，頻率隨著溫度的變化會(huì)有很大的差別。

在現(xiàn)實(shí)工作中，傳輸?shù)母咚俅袛?shù)據(jù)往往以別的形式出現(xiàn)，而且在市場上也可以容易的買到各項(xiàng)參數(shù)很好的晶振。取樣用的高頻時(shí)鐘不一定是數(shù)據(jù)速率的16倍，可根據(jù)數(shù)據(jù)實(shí)際情況，選用合適的低倍率取樣時(shí)鐘實(shí)現(xiàn)時(shí)鐘提取。

發(fā)明內(nèi)容

本實(shí)用新型需要解決的技術(shù)問題是，克服背景技術(shù)的不足，對于1B1C的數(shù)據(jù)形式提供一種利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路。

本實(shí)用新型為實(shí)現(xiàn)上述目的，所采取的技術(shù)方案是：一種利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路，其特征在于：包括FPGA芯片，所述FPGA芯片內(nèi)部電路的連接關(guān)系為：DLL級聯(lián)倍頻電路的輸出，一路與分頻器連接，另一路進(jìn)入邊沿檢測電路供其使用，檢測結(jié)果對分頻器復(fù)位。

本實(shí)用新型的特點(diǎn)是：利用XILINX?FPGA內(nèi)DLL的倍頻功能，生成一個(gè)速率為接收數(shù)據(jù)速率4倍的取樣時(shí)鐘，利用它從接收的異步數(shù)據(jù)中恢復(fù)數(shù)據(jù)時(shí)鐘的方法，本設(shè)計(jì)方法與一般的數(shù)字時(shí)鐘恢復(fù)方法相比較，要求較低速率的取樣時(shí)鐘，降低了設(shè)計(jì)難度。

附圖說明

圖1為本實(shí)用新型電路圖。

圖2為DLL四倍頻電路圖。

圖3為常用邊沿檢測電路圖。

圖4為邊沿檢測電路圖。

圖5為時(shí)鐘恢復(fù)功能仿真圖。

具體實(shí)施方式

本實(shí)用新型接收的數(shù)據(jù)為32Mb/S異步數(shù)據(jù)，其編碼格式為1B1C，連‘0’或連‘1’出現(xiàn)的位數(shù)最多為兩位。高頻取樣時(shí)鐘為128MHz即可。

下面結(jié)合附圖對本實(shí)用新型作進(jìn)一步描述。

附圖1所示，利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路，以FPGA芯片為載體，在FPGA芯片（現(xiàn)場可編程門陣列芯片）內(nèi)實(shí)現(xiàn)，芯片內(nèi)部電路的連接關(guān)系為：DLL級聯(lián)倍頻電路的輸出，一路與分頻器連接，另一路進(jìn)入邊沿檢測電路供其使用，檢測結(jié)果對分頻器復(fù)位。

工作原理：標(biāo)稱速率與數(shù)據(jù)速率相同的本地時(shí)鐘進(jìn)入FPGA，利用兩個(gè)DLL的級聯(lián)實(shí)現(xiàn)時(shí)鐘的四倍頻功能。倍頻后的時(shí)鐘一路進(jìn)入分頻器進(jìn)行四分頻，另一路與接收數(shù)據(jù)進(jìn)入邊沿檢測電路進(jìn)行數(shù)據(jù)邊沿檢測，檢測出的數(shù)據(jù)邊沿作為分頻器的復(fù)位信號送入分頻器對其復(fù)位，分頻器的高位即為數(shù)據(jù)同步時(shí)鐘輸出。

圖2是FPGA內(nèi)兩個(gè)DLL級聯(lián)四倍頻電路，在XILINX?的FPGA?XC2S50內(nèi)集成有DLL,?DLL能對輸入時(shí)鐘進(jìn)行1.5、2、2.5、3、4、5、8、16次分頻，兩倍倍頻和移相等處理，為實(shí)現(xiàn)四倍頻功能，用兩個(gè)DLL級聯(lián)。

圖3是常用邊沿檢測電路，但用FPGA實(shí)現(xiàn)設(shè)計(jì)時(shí)，程序進(jìn)行綜合優(yōu)化過程中會(huì)將“非門”優(yōu)化掉，設(shè)計(jì)中采用圖4的電路檢測數(shù)據(jù)邊沿。

圖5是設(shè)計(jì)過程中用Modelsim進(jìn)行仿真得到的時(shí)鐘恢復(fù)功能仿真圖，圖中clk128m為128MHz－5％的取樣時(shí)鐘，asyd_i為收到的32Mb/S異步數(shù)據(jù),?edg_dct為數(shù)據(jù)邊沿檢測結(jié)果,clk32m為提取的同步時(shí)鐘,cnt為時(shí)鐘提取用分頻器,?asyd_o為用同步時(shí)鐘clk32m接收的數(shù)據(jù)。從圖中可看出當(dāng)取樣時(shí)鐘128MHz有“－5％”的頻偏時(shí)，恢復(fù)時(shí)鐘的抖動(dòng)很大，但仍可正確接收異步數(shù)據(jù)。送入芯片的32MHz時(shí)鐘由晶振產(chǎn)生，頻偏最大±100ppm，四倍頻后完全可以用作時(shí)鐘提取時(shí)的高頻時(shí)鐘。