[實用新型]高速實時聯動控制電路及芯片

無效

• 申請號: 201020022809.1
• 申請日: 2010-01-06
• 公開（公告）號: CN201689326U
• 公開（公告）日: 2010-12-29
• 發明（設計）人: 張建華;李宏勝;方力;葛紅宇
• 申請（專利權）人: 南京工程學院
• 主分類號: G05B19/414
• 分類號: G05B19/414;G05B19/4103
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 朱戈勝

1.一種高速實時聯動控制電路，其特征是包括CPU讀寫控制模塊、FIFO模塊、FIFO讀取控制模塊、初始化模塊、輔助控制模塊、插補控制模塊和輸出控制模塊；所述CPU讀寫控制模塊的數據輸入端接收外部控制數據，它的數據輸出端連接FIFO模塊的輸入端；FIFO模塊的輸出端連接FIFO讀取控制模塊，FIFO讀取控制模塊的輸出端連接初始化模塊輸入端，初始化模塊輸出端分別連接輔助控制模塊和插補控制模塊的輸入端；輔助控制模塊和插補控制模塊的輸出端分別連接輸出控制模塊的輸入端，輸出控制模塊的輸出端即為本電路的輸出端；所述FIFO模塊內還包括監測FIFO空/滿狀態的檢測模塊。

2.根據權利要求1所述的高速實時聯動控制電路，其特征是還包括數據校驗模塊和狀態寄存器；所述CPU讀寫控制模塊的數據輸出端通過內部總線連接數據校驗模塊的數據輸入端，數據校驗模塊的數據輸出端通過所述內部總線連接FIFO模塊的數據輸入端；

狀態寄存器的輸入端通過所述內部總線連接所述數據校驗模塊的狀態輸出端；狀態寄存器的輸出端通過所述內部總線連接CPU讀寫控制模塊狀態輸入端；

所述監測FIFO空/滿狀態的檢測模塊的數據輸出端連接狀態寄存器數據輸入端，CPU可讀取/設置狀態寄存器。

3.根據權利要求2所述的高速實時聯動控制電路，其特征是所述狀態寄存器通過內部總線與CPU讀寫控制模塊進行雙向通信。

4.根據權利要求1、2或3所述的高速實時聯動控制電路，其特征是所述輔助控制模塊由指令判別電路、開關量輸出電路與模擬量輸出電路構成；所述指令判別電路的輸入端即為輔助控制模塊的輸入端，指令判別電路輸出使能信號分別給開關量輸出電路與模擬量輸出電路；開關量輸出電路與模擬量輸出電路的輸出即為輔助控制模塊的輸出。

5.根據權利要求1、2或3所述的高速實時聯動控制電路，其特征是所述插補控制模塊有多個。?

6.根據權利要求5所述的高速實時聯動控制電路，其特征是所述插補控制模塊包括圓弧插補控制模塊和直線插補控制模塊。

7.一種高速實時聯動控制芯片，其特征是該芯片是可編程邏輯器件；該可編程邏輯器件集成有權利要求1～6任一所述的高速實時聯動控制電路。

8.根據權利要求7所述的高速實時聯動控制芯片，其特征是所述可編程邏輯器件是CPLD或FPGA。?