[發明專利]與功率芯片相兼容的集成的溝槽防護型肖特基二極管結構及方法

無效

• 申請號: 201010624604.5
• 申請日: 2010-12-30
• 公開（公告）號: CN102148260A
• 公開（公告）日: 2011-08-10
• 發明（設計）人: D·A·格德哈;F·希伯特
• 申請（專利權）人: 英特賽爾美國股份有限公司
• 主分類號: H01L29/872
• 分類號: H01L29/872;H01L27/04;H01L21/329;H01L21/822;H01L25/00
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 侯穎媖

相關申請的交叉參考

本申請要求于2009年12月30日提交的臨時的美國專利申請系列號61/291,145的優先權，其全部內容結合于此作為參考。

技術領域

背景技術

發明內容

附圖說明

應該注意簡化了附圖中的一些細節，繪制附圖以便于對本發明實施方式的理解，而不是保持嚴格的結構精度、細節和尺寸。應該注意由于半導體制造的一般方法是眾所周知的，沒有示出所有的制造步驟。

現在將詳細參考本教導的本實施方式(示例性實施方式)，其實例在附圖中示出。在一切可能的地方，整個附圖中用相同的參考數字表示相同或類似的部件。

圖1是根據本發明實施方式的功率轉換器(即，電壓轉換器)器件的仰視圖；

圖2是在單一芯片上包括低側和高側輸出級功率器件的電壓轉換器器件的實施方式的框圖；

圖3-33是描述根據本教導的實施方式形成的各種中間結構的截面圖；

圖34和35是描述根據本教導的實施方式形成的器件的各種特性的圖；

圖36是根據本教導的實施方式的電子系統的框圖；

圖37是根據本教導的實施方式的電壓轉換器的框圖。

具體實施方式

本教導的實施方式一般涉及包括擴散金屬氧化物半導體(DMOS)場效應晶體管(FET)的電壓轉換器結構。實施方式能夠包括，例如，橫向N-溝道DMOS(NDMOS)器件、準垂直DMOS(QVDNOS)器件、具有與襯底相隔離的隔離體的FET等的組合，其與單一的半導體芯片上的肖特基二極管相組合。本實施方式參考NDMOS器件描述所述器件，應該理解本文描述的技術可以由本領域的技術人員進行修改以產生PDMOS器件。

如這里所使用的，“P-體區”指“P-型體區”，并不表示摻雜水平。通常，會將P-體區摻雜到下述的P+摻雜水平。類似地，“P-埋層”指“P-型埋層”，而“N-外延層”指“N-型外延層”。下面將討論P-埋層和N-外延層的具體的摻雜水平。

應該理解下述的實施方式描述了在同一片硅或其他半導體襯底的分開位置形成N-溝道擴散金屬氧化物半導體(NDMOS)器件，但將意識到可以將該描述進行修改以形成PDMOS器件。器件可以如下文和附圖所表示的，在芯片上彼此相距較遠的位置形成，或者器件可以彼此相鄰地形成。此外，由于參考NDMOS器件的形成描述了本教導的方法，將體區(例如)描述為P-體區(即，P-型體區)，而對于PDMOS器件，該結構將為N-體區(即，N-型體區)，一般將其稱為“體區”。另外，一般將“P-埋層”(PBL，“P-型埋層”)稱為“埋層”。

本教導可以包括用于形成肖特基二極管和包括一個或多個肖特基二極管的器件的過程。在一個實施方式中，可以使用同時形成肖特基二極管、低側功率轉換器器件和高側功率轉換器器件的過程流程形成肖特基二極管?？梢允褂枚嗑Ч鑼?也用作高側器件的柵區和低側器件的柵區)形成肖特基二極管。

例如，圖1描述了根據本教導的實施方式的半導體器件10，其包括溝槽防護型肖特基二極管，如以下將詳細描述的，其可作為低側FET電路16的一部分。圖1描述了具有組合封裝的半導體芯片的直流(DC)到直流(DC)轉換器的至少一部分。該組合封裝的芯片可包括具有控制電路12(即，控制器)的第一集成電路(IC)芯片。該控制電路可包括一個或多個金屬氧化物半導體場效應晶體管(MOSFET)。圖1還描述了在單一的半導體芯片上諸如單片的硅、砷化鎵或其他半導體材料上包括一個或多個高側FET?14(即，高側電路)和一個或多個低側FET?16(即，低側電路)的第二MOSFET芯片。圖2示出了DC到DC轉換器器件的框圖，其也描述了控制電路12、連接到V_IN管腳引線且在器件工作期間適于與V_IN電耦合的高側FET?14，及連接到電源地(P_GND)管腳引線且在器件工作期間適于與P_GND電耦合的低側FET電路16。將在V_IN和P_GND之間的高側FET?14和低側FET?16之間的互連稱為“半橋”。根據本發明的實施方式的半導體器件電壓轉換器可包括封裝管腳引線和管腳分配，如圖1和2所示。