[發明專利]與功率芯片相兼容的集成的溝槽防護型肖特基二極管結構及方法

無效

• 申請號: 201010624604.5
• 申請日: 2010-12-30
• 公開（公告）號: CN102148260A
• 公開（公告）日: 2011-08-10
• 發明（設計）人: D·A·格德哈;F·希伯特
• 申請（專利權）人: 英特賽爾美國股份有限公司
• 主分類號: H01L29/872
• 分類號: H01L29/872;H01L27/04;H01L21/329;H01L21/822;H01L25/00
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 侯穎媖

1.一種半導體器件電路級，包括：

半導體芯片，其包括：

電路側；

非電路側，其與所述電路側相對；

電路級，其包括：

高側晶體管，其包括橫向場效應晶體管(FET)和所述橫向場效應晶體管的源區；

低側晶體管，其包括溝槽FET、與所述橫向FET的所述源區電耦合的所述溝槽FET的漏區，及所述溝槽FET的源區；

溝槽防護型肖特基二極管，其集成在所述半導體芯片中，其中，所述溝槽防護型肖特基二極管的陽極與所述溝槽FET的所述源區電耦合，所述溝槽防護型肖特基二極管的陰極與所述溝槽FET的所述漏區和所述橫向FET的所述源區電耦合；及

輸出，其設置在所述半導體芯片的所述非電路側，

其中，所述溝槽防護型肖特基二極管集成在所述溝槽FET的單元中。

2.根據權利要求1所述的半導體器件電路級，進一步包括：

所述溝槽FET的溝槽柵的上表面在所述溝槽防護型肖特基二極管的溝槽柵的上表面之上。

3.根據權利要求1所述的半導體器件電路級，進一步包括：

所述溝槽FET的所述源區通過金屬層被電耦合到所述溝槽防護型肖特基二極管的柵區。

4.根據權利要求3所述的半導體器件電路級，進一步包括：

所述溝槽防護型肖特基二極管的所述柵區的上表面，及

具有上表面的摻雜體區，

其中所述溝槽防護型肖特基二極管的所述柵區的所述上表面在所述體區的所述上表面之下。

5.根據權利要求1所述的半導體器件電路級，進一步包括：

溝槽導體，其將所述橫向FET的所述源區電耦合到半導體襯底。

6.根據權利要求1所述的半導體器件電路級，進一步包括：

在所述半導體芯片的所述非電路側的金屬層，其中，所述半導體器件電路級的輸出電耦合到所述金屬層。

7.根據權利要求1所述的半導體器件電路級，其中，在任何給定的電流下，所述溝槽防護型肖特基二極管的正向電壓降比所述溝槽FET的正向電壓降低約300mV。

8.一種將肖特基二極管集成在溝槽場效應晶體管(FET)中的方法，包括：

蝕刻至少一個開口穿過場氧化層并進入半導體襯底以形成至少一個肖特基二極管溝槽柵開口；

蝕刻至少一個開口進入所述半導體襯底以形成至少一個溝槽FET柵開口；

在所述至少一個肖特基二極管溝槽柵開口和所述至少一個溝槽FET柵開口中生長柵氧化層；

在所述至少一個肖特基二極管溝槽柵開口和所述至少一個溝槽FET柵開口內層積多晶硅，以填充所述至少一個肖特基二極管溝槽柵開口的至少一部分和所述至少一個溝槽FET柵開口的至少一部分；及

蝕刻在所述肖特基二極管溝槽柵開口內的所述多晶硅的至少一部分和所述場氧化層。

9.根據權利要求8所述的方法，進一步包括：

形成至少一個肖特基二極管溝槽柵，在其截面上具有第一部分和第二部分，其中所述場氧化層插入所述肖特基二極管溝槽柵的所述第一部分和所述第二部分之間；及

在所述半導體襯底中植入摻雜劑，其中，所述場氧化層屏蔽了在所述至少一個肖特基二極管溝槽柵的所述第一部分和所述第二部分之間的所述半導體襯底中的摻雜劑植入。

10.根據權利要求8所述的方法，進一步包括：

層積所述多晶硅包括層積一層多晶硅層；

在所述一層多晶硅層上形成圖案化的柵掩膜，及

蝕刻所述一層多晶硅層以形成所述至少一個溝槽FET溝槽柵、所述至少一個肖特基二極管溝槽柵，和至少一個橫向FET柵。

11.根據權利要求10所述的方法，進一步包括：

蝕刻所述一層多晶硅層形成所述至少一個橫向FET柵的上表面、所述至少一個溝槽FET柵的上表面，和所述至少一個肖特基二極管溝槽柵的上表面，其中所述至少一個橫向FET柵的所述上表面在所述至少一個溝槽FET柵的所述上表面之上，且在所述至少一個肖特基二極管溝槽柵的所述上表面之上。

12.根據權利要求11所述的方法，進一步包括：

在蝕刻所述一層多晶硅層之后，蝕刻所述至少一個肖特基二極管溝槽柵，使得所述至少一個溝槽FET柵的上表面在所述至少一個肖特基二極管溝槽柵的上表面之上。