[發明專利]一種倒裝芯片的封裝方法

有效

• 申請號: 201010622813.6
• 申請日: 2010-12-28
• 公開（公告）號: CN102569099A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 石磊;薛彥迅;龔玉平
• 申請（專利權）人: 萬國半導體(開曼)股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/56;H01L21/02;H01L21/60
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發明一般涉及一種形成半導體器件封裝體的制備方法，更確切的說，本發明涉及一種功率器件的倒裝芯片的封裝方法。

背景技術

在先進芯片封裝方式中，晶圓級封裝WLCSP(Wafer?Level?Chip?Scale?Packaging)是先行在整片晶圓上進行封裝和測試，并利用聚酰亞胺材料覆蓋晶圓的一面，然后才將其切割成一個個的IC封裝體顆粒，因此封裝體的體積即幾乎等同于裸芯片的原尺寸，該封裝體具備良好的散熱及電氣參數性能。

通常，在晶圓級封裝的復雜工藝流程中，極其重要的步驟之一就是減薄芯片至一定的厚度。而芯片愈薄愈容易碎裂，這就要求在任何工藝步驟中要極力避免對芯片造成任何形態的損傷，例如，晶圓的切割就很容易導致芯片的邊緣處有所崩裂，其后果之一就是所獲得的不良芯片是缺角的。

另一方面，當前一種稱之為平面凸點式封裝(FBP，Flat?Bump?Package)的封裝體，以附圖1A-1I的工藝流程完成附圖1J中封裝體150的制備。

圖1A示出的是引線框架100，其包括接觸端子101和焊盤102，如圖1B-1C所示，將芯片110通過導電材料103焊接在焊盤102上，并通過鍵合線104將連接芯片110內部電路的電極電性連接到接觸端子101上，如圖1D所示。之后進行塑封，利用塑封料120塑封芯片110及鍵合線104，并蝕刻引線框架100，使得獲得的接觸端子101、焊盤102外露于塑封料120，如圖1E-1F所示。再對接觸端子101、焊盤102的外表面鍍一層金，形成鍍金層105，如圖1G所示；最后與塑封體的頂面粘合一層薄膜130，并切割塑封料120，完成以塑封體120′塑封包覆芯片110及鍵合線104的封裝體150，如圖1H-1J所示。

其中，焊盤102作為散熱或是電極所用，接觸端子101、焊盤102均用于焊接至印刷電路板PCB之類的基板上，并與外部電路連接。焊盤102因為要承載芯片110，其體積一般較大；而鍵合線104之類的鍵合引線則容易帶來負面效應的離散電感，并且鍵合線104要保障一定的弧高，這也不利于縮減塑封體120′的厚度。圖1J示出的封裝體150的尺寸大小、電氣性能并不理想。

如此一來，本申請是基于以下考量：先對芯片進行封裝再實施減薄，使得芯片完成封裝后所獲得的封裝體具備較佳的尺寸，并具備良好的散熱及電氣參數性能；在封裝工藝過程中，竭力降低芯片的缺角風險并獲得更薄的芯片厚度。

發明內容

鑒于上述問題，本發明提出了一種倒裝芯片的封裝方法，包括以下步驟：

提供一引線框架，在引線框架上設置有多個凸出于引線框架頂面的互連導桿；

將正面設置有鍵合襯墊的芯片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導桿焊接；

于引線框架的頂面進行塑封，以塑封料塑封包覆所述芯片及互連導桿；

于引線框架的底面蝕刻引線框架，形成與互連導桿連接并凸出于塑封料底面的接觸端子；

于所述接觸端子的表面設置一層金屬保護層；

粘貼一層薄膜至減薄后的塑封料的頂面；

切割塑封料并移除薄膜形成多顆以塑封體塑封包覆所述芯片的封裝體。

上述的方法，其中，通過涂覆在互連導桿上的導電材料，將所述鍵合襯墊與所述互連導桿焊接。

上述的方法，其中，通過鍍于互連導桿上的導電材料及鍍于鍵合襯墊上的金屬鍍層，將所述鍵合襯墊與所述互連導桿共晶焊接。

上述的方法，其中，還包括在芯片塑封后研磨減薄塑封料及芯片，并將減薄后的芯片的背面于減薄后的塑封料的頂面中予以外露的步驟。

上述的方法，其中，還包括沉積一層背面金屬層至減薄后的芯片的背面的步驟。

上述的方法，其中，在沉積一層背面金屬層至減薄后的芯片的背面之前，還在減薄后的芯片的背面進行以下工藝步驟：

進行蝕刻；

并且進行離子注入及激光退火。

上述的方法，其中，所述接觸端子凸出至塑封體的底面之外，并且所述背面金屬層外露于塑封體的頂面。

上述的方法，在一種實施例中，所述芯片為金屬氧化物半導體場效應管，所述鍵合襯墊至少包括構成芯片柵極電極的柵極鍵合襯墊、構成芯片源極電極的源極鍵合襯墊，并且所述背面金屬層構成芯片的漏極電極。