[發明專利]一種高密度、高魯棒性的亞閾值存儲電路接口電路

無效

• 申請號: 201010622696.3
• 申請日: 2010-12-31
• 公開（公告）號: CN102034525A
• 公開（公告）日: 2011-04-27
• 發明（設計）人: 柏娜;龔展立;仇名強;李瑞興;吳維奇
• 申請（專利權）人: 東南大學
• 主分類號: G11C11/40
• 分類號: G11C11/40
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 湯志武

技術領域

本發明涉及亞閾值工作區域下的存儲電路，尤其是一種高密度、高魯棒性的亞閾值存儲電路接口電路，它可以工作在200mV的電源電壓下，兼具高密度，高魯棒性，超低功耗等特點。

背景技術

存儲電路是現代數字系統的重要組成部分，也往往是系統設計的功耗瓶頸。市場對各種便攜式設備需求的不斷提高對存儲單元陣列的降低功耗技術提出了更高的要求。亞閾值設計是當前超低功耗設計的熱門。通過降低電源電壓Vdd進入電路的亞閾值區域——Vdd小于閾值電壓Vth，使得系統工作在電路的線性區，進而顯著降低系統的動態、靜態功耗。亞閾值存儲單陣列的設計更是凸顯了亞閾值設計的低功耗優越性。存儲體是SOC系統一個不可或缺的組件，在超低功耗的操作條件下，設計一個SRAM存儲電路的接口來保證SRAM和其它系統功能模塊的連接是必需的。當片上系統(SOC)設計的系統電源電壓從超閾值區域變到亞閾值區域，或發生相反變化時，應該正確地檢測信號以避免意外的翻轉。常規電源電壓的數字電路設計中，可以通過平衡上拉網絡(Pull-Up?Network，PUN)和下拉網絡(Pull-Down?Network，PDN)的邏輯努力獲取最優設計性能。有文獻指出，如果能正確地選擇β比率：β＝(W/L)_p/(W/L)_n，其中(W/L)_p為PMOS管的寬長比，(W/L)_n為NMOS管的寬長比，將轉換電壓(V_M)設成V_dd/2即可以獲得超閾值和亞閾值區域的最大噪聲容限。遺憾的是，單純的采用尺寸調節的方法會導致魯棒性退化、短路功耗增加以及令人無法容忍的面積消耗。以一個反相器為例，為達到V_M≈V_dd/2的需求，PMOS器件需要為NMOS器件尺寸的6倍，即單元比率β等于6，才能保證PUN和PDN驅動強度保持大致的平衡。所以通過改變尺寸的方法已經完全不能適應亞閾值電路設計的需求。因此，高密度，高魯棒的亞閾值存儲電路接口電路設計是亞閾值電路設計真正能夠走向產業化的關鍵部分。

發明內容

本發明要解決的問題是：SOC系統中，存儲電路的接口電路在電源電壓從超閾值區域變到亞閾值區域時，需要實現超閾值和亞閾值區域的最大噪聲容限，現有的單純的采用尺寸調節的實現方法會導致魯棒性退化、短路功耗增加以及極大的面積消耗，需要一種高密度，高魯棒的亞閾值存儲電路接口電路。

本發明的技術方案為：一種高密度、高魯棒性的亞閾值存儲電路接口電路，用于從超閾值區域到亞閾值區域的連接，包括一個PMOS管P1，三個NMOS管N1、N2、N3，所述四個晶體管構成施密特反相器，具體為：PMOS管P1和兩個NMOS管N1、N2的柵端與輸入端Vin連接；PMOS管P1的源端接電源電壓Vdd，漏端與NMOS管N1的漏端、NMOS管N3的柵端連接在一起，并連接到輸出端Vout；PMOS管P1的體端接電源電壓Vdd；NMOS管N1、N2、N3的體端各自均連接地端GND；NMOS管N1的源端、NMOS管N2的漏端以及NMOS管N3的源端連接在一起；NMOS管N2的源端接地；NMOS管N3的漏端接電源電壓Vdd。

為了解決背景技術中提到的問題和改善接口電路電氣特性，本發明利用施密特反相器所具有的滯回效應“凈化”外部信息：把含有噪聲或者變化緩慢的輸入信號轉變成一個“干凈”的數字輸出信號供存儲體使用。本發明提出了一款改進型施密特反相器，如圖1所示。它能夠在電源電壓從1200mV至200mV的調節過程中始終維持轉換電壓在V_dd/2附近，使得噪聲容限最大。它的轉換電壓可以根據翻轉方向的不同而變化，從“0”到“1”的轉換電壓V_M＝113mV＞(1/2)V_dd；從“1”到“0”的轉換電壓V_M＝52mV＜(1/2)V_dd。這種典型的滯回效應使得本發明的改進型施密特反相器具備良好的抗干擾能力和工藝容忍度。同時由于本發明存儲電路的接口電路電路結構簡單，占用的芯片面積是目前已知設計中最小的。這使得亞閾值存儲電路走向高密度集成，商品化成為可能。

與現有技術相比，本發明具有以下優點及顯著效果：