[發明專利]一種芯片的可測試性設計方法

有效

• 申請號: 201010620100.6
• 申請日: 2010-12-31
• 公開（公告）號: CN102081689A
• 公開（公告）日: 2011-06-01
• 發明（設計）人: 田澤;郭蒙;蔡葉芳;李攀;楊海波
• 申請（專利權）人: 中國航空工業集團公司第六三一研究所
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 王少文

技術領域

本發明涉及一種芯片的設計方法，尤其涉及一種用于DFT插入、邏輯綜合、仿真以及靜態時序分析的方法。

背景技術

可測試性設計DFT(Design?For?Testability)就是試圖增加電路中信號的可控制性和可觀測性，以便及時經濟地測試芯片是否存在物理缺陷，使用戶拿到良好的芯片。為什么要做DFT？因為在芯片的設計過程中，也就是寄存器傳輸級RTL到GDSII交出去的只是一個版圖，最后芯片需要生產制造是在工廠做的，也就是廠家根據你提供的數據GDSII做成芯片。這個流程過程中可能出現缺陷，這個缺陷可能是物理存在的，也可能是設計當中的遺留問題導致的，另外一方面在封裝的過程也可能出現缺陷。為了保證我們的芯片能夠不存在物理上的缺陷，所以就要做可測試性設計DFT。可見目前的集成電路設計和生產中，可測試性設計DFT是芯片生產測試的一個重要手段。可測試性設計DFT主要包括存儲器內建自測試電路MBIST、邊界掃描鏈的插入、寄存器掃描鏈插入以及測試向量生產等內容。

但是在現有的設計中，DFT的插入、邏輯綜合以及仿真等沒有一套完整的設計方法，在DFT工具、邏輯綜合工具、電路仿真等工具之間無法很好的銜接。

發明內容

為了解決現有的芯片設計過程中針對不同的測試對象的測試方法沒有一套完整系統的方法，DFT工具、邏輯綜合工具、電路仿真等工具無法實現銜接，設計程序復雜的技術問題，本發明提供一種芯片的DFT設計方法，本發明對于提高DFT設計的自動化以及確保DFT設計的全面系統正確性提供了流程保障。

本發明的技術解決方案：

一種芯片的可測試性設計方法，其特殊之處，包括以下步驟：

1】存儲器內建自測試電路的插入：

1.1】把RTL代碼綜合成基于工藝庫的門級網表文件；

1.2】定義存儲器內建自測試電路MBIST的插入策略和存儲器內建自測試電路MBIST插入需要的存儲器庫文件，所述插入策略包括存儲器內建自測試電路MBIST的插入算法和管腳復用策略；

1.3】采用DFT工具的存儲器內建自測試插入工具并根據存儲器內建自測試電路MBIST的插入策略將存儲器內建自測試電路MBIST插入門級網表文件，輸出存儲器內建自測試網表文件和存儲器內建自測試向量，所述存儲器內建自測試向量包括存儲器內建自測試電路的設定值和通過存儲器內建自測試電路對存儲器進行測試后的測試值；

1.4】將步驟1.3】中輸出的存儲器內建自測試網表文件和存儲器內建自測試向量構建測試環境，采用仿真工具進行第一次仿真，當測試值與設定值不一致時，則執行步驟1.2】，當測試值與設定值一致時，則執行以下步驟；

2】邊界掃描電路的插入：

2.1】將步驟1.3】中輸出的儲器內建自測試網表文件的設計頂層文件作為邊界掃描電路的插入對象，定義邊界掃描電路的插入策略，所述邊界掃描電路的插入策略為邊界掃描鏈的管腳順序；

2.2】采用DFT工具的邊界掃描插入工具并根據邊界掃描電路的插入策略將邊界掃描電路插入邊界掃描電路的插入對象，輸出RTL代碼網表文件和邊界掃描電路測試向量，所述邊界掃描電路測試向量包括邊界掃描電路的設定值和通過邊界掃描電路對芯片管腳進行測試的測試值；

2.3】將步驟2.2】中輸出的RTL代碼網表文件和邊界掃描電路測試向量構建仿真環境；采用仿真工具進行第二次仿真，當測試值與設定值不一致時，則執行步驟2.1】，當測試值與設定值一致時，則執行以下步驟；

3】可測試性電路綜合：

3.1】采用DFT工具的邏輯綜合工具把RTL代碼網表文件進行綜合，輸出邊界掃描網表文件；

3.2】利用步驟3.1】中輸出的邊界掃描網表文件和步驟2.2】輸出的邊界掃描電路測試向量構建仿真環境，采用仿真工具進行第三次仿真，當測試值與設定值不等時，則執行步驟3.1】，當測試值與設定值一致時，則執行以下步驟；

4】掃描鏈電路的插入：

4.1】定義掃描鏈電路的插入策略以及支持插入策略的運行環境，所述掃描鏈電路的插入策略包括掃描鏈的數目以及每條掃描鏈的長度，所述運行環境包括實驗過程文件(Test?Procedure)和DFT庫文件；

4.2】采用DFT工具的掃描鏈電路插入工具并根據步驟4.1】中所定義的插入策略將掃描鏈電路插入邊界掃描網表文件，輸出掃描鏈網表文件和掃描鏈測試向量；所述掃描鏈測試向量包括掃描鏈電路的設定值和通過掃描鏈電路對寄存器進行測試后的測試值；