[發明專利]用于多核芯片上系統(SOC)的接口邏輯

有效

• 申請號: 201010615801.0
• 申請日: 2010-12-16
• 公開（公告）號: CN102103569A
• 公開（公告）日: 2011-06-22
• 發明（設計）人: R·拉查康達;L·E·哈金;M·K·雷迪;L·R·博爾格;C·H·戴;P·P·巴蒂亞;J·P·李
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F15/80
• 分類號: G06F15/80
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 柯廣華;王洪斌

技術領域

本發明涉及用于多核芯片上系統(SOC)的接口邏輯。

背景技術

隨著半導體技術演進，更大數量的功能性能結合在單個半導體管芯上。盡管以前可能已存在單獨的集成電路來提供例如處理功能、控制功能、接口功能等不同功能，但現代半導體能夠將例如這些功能的多個功能結合在單個集成電路中。

此趨勢的佐證是數量持續增加的可用的芯片上系統(SoC)裝置。這些單管芯集成電路(IC)包括例如處理電路、接口電路、專用功能電路等多種電路。因此，能夠以更少數量的裝置來實現例如移動終端、網本(netbook)等等便攜式裝置和嵌入式裝置。此趨勢在處理器技術中也是顯而易見的，因為現代處理器能夠在單個封裝中包含多個核，例如雙核、四核以及多核實現是容易可用的。一般，SoC包括單核處理器，這能在它們的效用上給出限制。

發明內容

本發明提供一種設備，包括芯片上系統(SoC)，其包括：第一核和第二核；接口邏輯，耦合到所述第一核和所述第二核，所述接口邏輯包括防火墻邏輯、總線邏輯和測試邏輯；芯片組邏輯，耦合到所述接口邏輯，并且包括提供用于與耦合到所述SoC的存儲器通信的存儲器控制器；以及虛擬防火墻邏輯，耦合在所述芯片組邏輯和所述第二核之間，其中所述第二核能在正常操作期間禁用以提供用于單核SoC。

本發明還提供一種方法，包括：在包括至少第一核和第二核的芯?片上系統(SoC)的接口邏輯中，接收來自所述第一核的熔絲(fuse)信號以及來自所述SoC的芯片組邏輯的跨接(strap)信號；確定所述熔絲信號和所述跨接信號中的至少一個是否被斷言；以及如果是如此，則禁用所述SoC的所述第二核以在所述SoC的正常操作期間阻止所述第二核的操作。

本發明還提供一種系統，包括：芯片上系統(SoC)，其包括第一核和第二核、耦合到所述第一核和所述第二核的接口邏輯、芯片組邏輯以及虛擬防火墻邏輯，所述接口邏輯包括防火墻邏輯、總線邏輯和測試邏輯，所述芯片組邏輯耦合所述接口邏輯并包括圖形控制器和提供用于與耦合到所述SoC的存儲器通信的存儲器控制器，所述虛擬防火墻邏輯耦合在所述芯片組邏輯和所述第二核之間，其中所述第二核能夠在正常操作期間禁用以提供用于單核SoC；以及動態隨機存取存儲器(DRAM)，耦合到所述SoC。

附圖說明

圖1是根據本發明的一個實施例的芯片上系統(SoC)的框圖。

圖2是根據本發明一實施例的執行總線解析(resolution)的邏輯的示意圖。

圖3是根據本發明的一實施例的測試邏輯的框圖。

圖4是根據本發明的一個實施例的方法的流程圖。

圖5是根據本發明的一個實施例的系統的框圖。

具體實施方式

在多種實施例中，多核芯片上系統(SoC)可提供有連接一個或多個集成的核(本文也稱為中央處理單元(CPU))的接口邏輯，以及提供有集成的存儲器控制器和關聯的輸入/輸出(10)緩沖器。在一個實施例中可以是一對核的CPU經由內部前端總線(FSB)互連而耦合到SoC的其余部分。接口邏輯還提供用于作為單核配置(除雙核之外)?的功能和測試訪問以用于實現市場和高容量制造(HVM)的靈活性。在一個實施例中，接口邏輯組件能將兩個CPU與SoC中的其他芯片組邏輯(例如北橋控制器)連接。接口邏輯能夠熔合(fuse)成支持單核或雙核產品底座保持單元(product?stock?keeping?unit)(SKU)。

在一個實施例中，接口邏輯因此可以用于將雙核CPU?iFSB(內部前端總線)接口解析成單核iFSB以用于與芯片組邏輯(例如與具有存儲器控制器功能性的北橋組件對應的組件)通信。此外，該邏輯還提供適應雙核CPU測試設計(DFX)的防火墻和接口以及虛擬地切除(chop)核之一(例如CPU1)的防火墻。該邏輯還可以提供用于從芯片組邏輯到CPU上的獨立POC總線的通電配置(POC)覆蓋的接口，以及用于從芯片組邏輯到CPU上的獨立DAT總線的直接訪問測試(DAT)覆蓋的接口。更進一步，接口邏輯還路由要求核電壓(Vcc)與SoC電壓(Vnn)之間電平轉變的所有信號。

現在參考圖1，其中示出根據本發明的一個實施例的芯片上系統(SoC)的框圖。如圖1中所示，SoC?100可以在單個半導體管芯上實現。在圖1中所示的實施例中，存在雙核處理器110，其包括第一CPU115₀和第二CPU?1151。此外，每個CPU具有各自的鎖相環(PLL)118₀和118₁，其可以用于生成核要使用的多種時鐘信號。