[發明專利]MOS器件的制作方法

無效

• 申請號: 201010612984.0
• 申請日: 2010-12-29
• 公開（公告）號: CN102543743A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 禹國賓;三重野文健
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/285;H01L21/3105
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，更具體地，本發明涉及一種MOS器件的制作方法。

背景技術

隨著半導體技術的飛速發展，半導體器件特征尺寸逐漸減小，對芯片制造工藝也相應提出了更高的要求。在小尺寸的MOS器件中，為了減小氮化硅側壁所產生的應力問題，晶體管柵極的側壁通常采用氧化硅-氮化硅-氧化硅(ONO)夾層結構。其中，氧化硅與多晶硅材質的柵極之間具有較低的應力以及較好的粘附性，所述ONO側壁能夠實現對柵極更為良好的保護。更多關于具有ONO側壁的MOS器件的制作方法可以參見專利號為ZL2006101168433的中國專利。圖1至圖5為上述MOS器件制作方法部分步驟的剖面示意圖。

如圖1所示，提供半導體襯底10，在所述半導體襯底10上依次形成柵介質層11以及多晶硅層12。其中，所述半導體襯底10可以為單晶硅襯底，所述柵介質層11的材質可以為氧化硅。所述柵介質層11與多晶硅層12均可以采用化學氣相沉積形成。

如圖2所示，刻蝕多晶硅層12以及柵介質層11，形成柵極13。具體包括，使用光刻膠掩模，定義柵極的形成位置，依次刻蝕所述多晶硅層12以及柵介質層11，直至露出所述半導體襯底10，剩余的柵介質層11及其表面的多晶硅層12構成MOS器件的柵極13。

如圖3所示，采用熱氧化工藝，形成所述ONO結構的第一層氧化硅薄膜14。所述第一層氧化硅薄膜14由柵極13上的多晶硅以及半導體襯底10上的單晶硅氧化形成。

現有技術存在如下問題：一方面，在刻蝕多晶硅層12以及柵介質層11形成柵極結構13時，容易對半導體襯底10產生過刻蝕；另一方面，通過熱氧化形成所述第一層氧化硅薄膜14時，所述柵極13上的多晶硅以及半導體襯底10上的單晶硅均會有所消耗；上述兩方面因素造成半導體襯底10的表面厚度存在一定的損失，上述厚度損失在大特征尺寸器件的制造工藝中可以忽略不計，但在小特征尺寸器件中，則會存在一定問題。

進一步如圖4所示，在柵極13兩側的半導體襯底10表面，形成所述第一層氧化硅薄膜14后，所述半導體襯底10的表面高度將降低，上述現象稱之為硅凹陷(Silicon?recess)。所述硅凹陷將使得柵極13底部，也即柵介質層11底部與溝道之間，存在一定距離H。在小特征尺寸的MOS器件中，所述距離H將使得柵極13對溝道的控制能力降低，而導致晶體管的閾值電壓升高，從而影響MOS器件的電性能。

發明內容

本發明的目的在于提供一種MOS器件的制作方法，改善小特征尺寸下，MOS器件中的硅凹陷所帶來的問題。

本發明提供的一種MOS器件的制作方法，其特征在于，包括：

提供半導體襯底，在所述半導體襯底的表面形成硬掩模層；

刻蝕所述硬掩模層以及半導體襯底形成第一凹槽，所述第一凹槽的底面低于半導體襯底的表面，兩者之間具有高度差；

在所述第一凹槽底部半導體襯底表面形成柵介質層；

填充所述第一凹槽形成柵電極；去除所述硬掩模層；

采用熱氧化工藝在半導體襯底表面形成薄膜氧化層；所述薄膜氧化層的底面高于所述柵介質層的底面，或與之平齊。

可選的，所述硬掩模層為氮化硅。所述硬掩模層采用化學氣相沉積工藝形成，厚度范圍為

所述刻蝕所述硬掩模層以及部分半導體襯底形成第一凹槽包括：

在硬掩模層的表面形成光刻膠圖形；

以所述光刻膠圖形為掩模刻蝕所述硬掩模層，直至露出半導體襯底；

繼續刻蝕半導體襯底，刻蝕深度等于所述高度差。

可選的，所述高度差為5nm～50nm。所述第一凹槽的寬度范圍為所述在第一凹槽內形成柵介質層采用熱氧化工藝或化學氣相沉積工藝。

所述在第一凹槽內形成柵電極包括：采用化學氣相沉積工藝在硬掩模層的表面形成多晶硅層，且所述多晶硅層填滿第一凹槽；采用化學機械研磨工藝減薄所述多晶硅層，直至露出硬掩模層。

可選的，所述去除硬掩模層采用選擇性濕法刻蝕工藝。具體的，所述去除硬掩模層采用熱磷酸。

可選的，所述薄膜氧化層的厚度范圍為5nm～50nm。

與現有技術相比，本發明具有以下優點：柵極的底部低于半導體襯底表面，具有高度差；且使得熱氧化形成薄膜氧化層時，半導體襯底損失的厚度不大于所述高度差，從而消除柵極底部與溝道之間的間距，進而避免了硅凹陷對MOS器件電性能的影響。

附圖說明