[發明專利]一種針對PLL的ATE測試電路及其測試方法無效

申請號：	201010607240.X	申請日：	2010-12-27
公開（公告）號：	CN102571079A	公開（公告）日：	2012-07-11
發明（設計）人：	毛魯丁	申請（專利權）人：	北京國睿中數科技股份有限公司
主分類號：	H03L7/08	分類號：	H03L7/08;H03L7/18
代理公司：	中國專利代理(香港)有限公司 72001	代理人：	王岳;王洪斌
地址：	100088 北京市海***	國省代碼：	北京;11
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摘要：
搜索關鍵詞：	一種針對 pll ate 測試電路及其方法
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【說明書】：

技術領域

本發明涉及自動測試領域，尤其是涉及用于ATE（Automatic?Test?Equipment，即自動化測試設備）測試機臺的測試方法學領域，更具體地涉及針對PLL（Phase?Locked?Loop，即鎖相環）電路的測試電路和測試方法。

背景技術

隨著集成電路產業的飛速發展，集成電路測試在產業鏈中的作用越來越大，專業化的集成電路測試業是集成電路產業中的一個重要組成部分。在目前的集成電路產業中，由于專用測試儀的局限性、非標準性以及專用測試儀開發的周期過長等問題，使得專用測試儀的使用受到了較大的限制，而通用測試儀ATE以它的通用性、標準性、便攜性以及開放性迅速成為了集成電路測試行業的主流。

眾所周知，ATE是一種通過計算機程序取代人工勞動來進行器件、電路板和子系統等測試的設備，而在ATE測試機臺對集成電路的測試過程中，對集成電路內部的時鐘發生電路PLL的測試一直以來都是一個難點。因為PLL的輸出時鐘信號是實速信號，其代表了整個電路中最快的頻率，所以其對輸出管腳及ATE設備能夠支持的速率都有著較高的要求。此外，由于有些電路中的PLL無法保證量產時每件產品中的時鐘信號均具有統一的相位關系，因此導致無法找到統一的ATE測試向量來對PLL電路的輸出進行實時測試。

為了適應各種電路設計中不同的PLL形態，并獲得穩定的輸出以便對測試結果進行準確的判斷，需要找到一種有效的測試方法來對PLL電路進行專門測試。這種測試方法應做到：（1）對PLL的各路輸出都可以進行全面的測試；（2）對由工藝差異而導致的PLL的輸出時鐘相位差別可以做到完全兼容，即不會因為測試捕捉時間點的選取而導致對被測電路的不同樣片選擇性兼容；（3）在被測電路內部對PLL輸出時鐘進行比較和判斷，將判斷結果直接輸出片外，以避免接口引腳或ATE測試機臺本身參數配置較低而引起的測試限制，控制測試成本，并提高測試結果的穩定性。

發明內容

為了克服現有PLL電路測試方法的上述一個或多個不足，本發明提供了一種全面的、兼容各種類型PLL電路、對電路輸出引腳和ATE測試設備要求低的、和/或易于實現和測量的測試電路及測試方法。

根據本發明的一個方面，提供了一種針對PLL電路的ATE測試電路，該ATE測試電路包括：

測試控制電路，用于配置所述ATE測試電路的預定標準值參數；

至少一個計數器，其中每個計數器對應PLL電路的一路輸出信號，并且每個計數器用于對其所對應的一路輸出信號的上下跳變進行計數；

至少一個比較器，其中每個比較器對應PLL電路的一路輸出信號，并且每個比較器用于將其所對應的計數器的計數結果與相應的標準值參數進行比較；

測試開關，用于啟動和終止上述計數器的工作；以及

測試結果輸出電路，用于輸出上述比較器的比較結果。

優選地，由ATE直接控制所述預定標準值參數的配置及所述測試開關。

優選地，當被測PLL電路的工作模式及輸出支路選擇被配置完畢并穩定輸出時鐘信號之后，才啟動所述測試開關，以啟動所述計數器的工作。

優選地，所述測試開關的啟動時間由測試向量進行描述。

優選地，根據被測PLL電路的當前輸出時鐘頻率和輸入到所述PLL電路的外部時鐘頻率來計算得到所述測試開關的終止時間。