[發明專利]一種針對PLL的ATE測試電路及其測試方法

無效

• 申請號: 201010607240.X
• 申請日: 2010-12-27
• 公開（公告）號: CN102571079A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 毛魯丁
• 申請（專利權）人: 北京國睿中數科技股份有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/18
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 王岳;王洪斌

1.一種針對PLL電路的ATE測試電路，其特征在于，該ATE測試電路包括：

測試控制電路，用于配置所述ATE測試電路的預定標準值參數；

至少一個計數器，其中每個計數器對應PLL電路的一路輸出信號，并且每個計數器用于對其所對應的一路輸出信號的上下跳變進行計數；

至少一個比較器，其中每個比較器對應PLL電路的一路輸出信號，并且每個比較器用于將其所對應的計數器的計數結果與相應的標準值參數進行比較；

測試開關，用于啟動和終止上述計數器的工作；以及

測試結果輸出電路，用于輸出上述比較器的比較結果。

2.根據權利要求1所述的ATE測試電路，其特征在于，當被測PLL電路的工作模式及輸出支路選擇被配置完畢并穩定輸出時鐘信號之后，所述測試開關才被啟動，以啟動所述計數器的工作。

3.根據權利要求1或2所述的ATE測試電路，其特征在于，所述測試開關的終止時間是根據被測PLL電路的當前輸出時鐘頻率和輸入到所述PLL電路的外部時鐘頻率來計算得到的。

4.根據權利要求3所述的ATE測試電路，其特征在于，所述計算包括：

用被測PLL電路的當前輸出時鐘頻率的倒數乘以輸入到比較器中的相應標準值參數，即可得到測試開關從開啟到關閉的總時間；

將所述總時間除以所述外部時鐘頻率的倒數以得到測試開關的終止時間。

5.根據權利要求1或2所述的ATE測試電路，其特征在于，所述被測PLL電路輸出多路輸出信號，與所述多路輸出信號中的每路輸出信號對應的比較器的比較結果輸出信號分別被作為一組測試結果直接輸出到所述ATE測試電路和被測PLL電路所共同位于的芯片的外部引腳，供ATE進行觀測。

6.根據權利要求1或2所述的ATE測試電路，其特征在于，所述被測PLL電路輸出多路輸出信號，將與所述多路輸出信號對應的所有比較器的比較結果通過與門進行“邏輯與”運算，得到一個最終測試結果，并將該最終測試結果單獨輸出到所述ATE測試電路和被測PLL電路所共同位于的芯片的外部引腳，供ATE進行觀測。

7.一種針對PLL電路的ATE測試方法，包含步驟如下：

（1）配置被測PLL電路的參數和測試電路的預定標準值參數；

（2）啟動測試開關；

（3）當測試開關啟動后，所有計數器同時分別對被測PLL電路的各路輸出信號的上下跳變開始計數；

（4）關閉測試開關；

（5）將各計數器的輸出數值與相應的標準值參數進行比較；

（6）輸出測試結果。

8.根據權利要求7所述的ATE測試方法，其特征在于，測試開關的啟動時間位于所述被測PLL電路被配置完畢并穩定輸出時鐘信號之后。

9.根據權利要求7所述的ATE測試方法，其特征在于，測試開關的關閉時間是根據被測PLL電路的當前輸出時鐘頻率和輸入到所述PLL電路的外部時鐘頻率來計算得到的。

10.根據權利要求9所述的ATE測試方法，其特征在于，所述計算包括：

用被測PLL電路的當前輸出時鐘頻率的倒數乘以輸入到比較器中的相應標準值參數，即可得到測試開關從開啟到關閉的總時間；

將所述總時間除以所述外部時鐘頻率的倒數以得到測試開關的終止時間。