[發明專利]時序電路的拓撲結構分析方法和狀態機模型提取方法

無效

• 申請號: 201010607223.6
• 申請日: 2010-12-27
• 公開（公告）號: CN102567555A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 王勝
• 申請（專利權）人: 北京國睿中數科技股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 劉春元;李家麟

技術領域

本發明涉及SystemC形式化驗證技術領域，特別涉及一種基于SystemC的時序電路拓撲結構分析方法和一種基于SystemC的時序電路狀態機模型提取方法。

背景技術

目前芯片設計業正面臨著一系列的挑戰,隨著半導體技術的迅猛發展，SoC(?System-on-Chip，片上系統或系統芯片)已經成為當今集成電路設計的發展方向，SoC性能越來越強,規模越來越大。SoC芯片的規模一般遠大于普通的ASIC,同時由于深亞微米工藝帶來的設計困難等,使得SoC設計的復雜度大大提高。在SoC設計中,仿真與驗證是SoC設計流程中最復雜、最耗時的環節,約占整個芯片開發周期的50%～80%,采用先進的設計與仿真驗證方法成為SoC設計成功的關鍵。SoC技術的發展趨勢是基于SoC開發平臺,基于平臺的設計是一種可以達到最大程度系統重用的面向集成的設計方法,分享IP核開發與系統集成成果,不斷重整價值鏈,在關注面積、延遲、功耗的基礎上,向成品率、可靠性、EMI?噪聲、成本、易用性等轉移,使系統級集成能力快速發展。

在系統芯片的各個設計中，像系統定義、軟硬件劃分、設計實現等，集成電路設計界一直在考慮如何滿足SoC的設計要求，一直在尋找一種能同時實現較高層次的軟件和硬件描述的系統級設計語言。隨著ASIC設計規模的增大，其前端驗證的難度、復雜度將以幾何級數的速度增加。

當今ASIC前端驗證已經成為整個ASIC設計流程中耗時長、難度大卻又十分關鍵的階段。因此，在前端驗證階段，采用有效、實用的驗證方法具有重要意義。常用的功能驗證采用的方式是：向被測單元施加一組測試向量激勵，將其輸出向量與標準的參考向量作比較，從而判斷模塊功能的正確性。靜態功能驗證中，沒有向設計施加輸入激勵信號。而是將設計映射至一個采用二叉決策圖或其他數學表達式來說明其功能的圖形結構上。利用這種圖形結構來證實或反駁屬性將能夠驗證這些數學表達式?；赟ystemC的建模與驗證方法主要基于傳統的動態仿真技術，基于SystemC的形式驗證技術還不是很成熟。將形式驗證技術應用于SystemC設計中將是一個很大的挑戰，因為SystemC是一種面向對象的設計語言，還因為SystemC復雜的基于事件驅動的仿真語義。

傳統的驗證方法大都采用動態仿真的方法，動態仿真的一個主要的缺點是，在一個限時仿真行程當中，只能對芯片的典型工作特性進行驗證。造成這種情況的主要原因在于采用的是定向測試法。當采用動態驗證時，設計者使用覆蓋率來表示功能空間的估計值，如行覆蓋率、表達式覆蓋率、FSM覆蓋率、變換覆蓋率和通路覆蓋率等。為了能對SystemC描述的電路進行形式化的靜態驗證，有必要對SystemC電路信息進行提取。模型檢驗使用有限狀態機描述電路，通過狀態機的遍歷驗證電路是否滿足功能。狀態機系統是作為一個具有標記的狀態轉移圖給出的，一個狀態標記表示了在那個狀態的一個原子命題集合的取值。狀態轉移圖定義了系統模型。如何有效地獲取狀態機系統成為對SystemC描述的門級時序電路進行形式化驗證的首要解決的問題之一。

因此，現有技術的不足就需要對SystemC描述的門級時序電路進行形式化分析以及由此進行時序電路拓撲結構分析。

發明內容

本發明目的在于對SystemC描述的門級時序電路進行形式化分析，從而提供一種適用于SystemC描述的時序電路拓撲結構分析方法，以及由此還提供一種適用于SystemC的門級時序電路狀態機模型提取方法。

為了達到上述目的，本發明采取技術方案如下：

根據本發明提供的適用于SystemC描述的時序電路拓撲結構分析方法，所述時序電路包括由SystemC描述的能存儲電路狀態的邏輯器件和基本門器件，所述時序電路拓撲結構通過電路信息來體現，在完成模塊實例化和端口信息綁定操作后執行SC_MODULE類內的成員函數end_of_elaboration()，?其中默認的成員函數end_of_elaboration是空的，通過修改成員函數end_of_elaboration和添加獲取電路信息的代碼來提取各個模塊實例化時的電路信息。

輸入電路是基于SystemC描述的、由觸發器和基本門(與，或，非，異或等)組成的時序電路，其中觸發器和基本門已由SystemC描述，被測電路由SystemC描述的子模塊組成。電路信息體現電路的拓撲結構，包括觸發器個數以及它們的端口信息、門器件類型以及它們的端口信息、初級輸入端個數以及每條導線所連接的邏輯器件信息。