[發明專利]時序電路的拓撲結構分析方法和狀態機模型提取方法

無效

• 申請號: 201010607223.6
• 申請日: 2010-12-27
• 公開（公告）號: CN102567555A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 王勝
• 申請（專利權）人: 北京國睿中數科技股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 劉春元;李家麟

1.?一種適用于SystemC描述的時序電路拓撲結構分析方法，其中所述時序電路包括由SystemC描述的能存儲電路狀態的邏輯器件和基本門器件，所述時序電路拓撲結構通過電路信息來體現，

在完成模塊實例化和端口信息綁定操作后執行SC_MODULE類內的成員函數end_of_elaboration()，?其中默認的成員函數end_of_elaboration是空的，通過修改成員函數end_of_elaboration和添加獲取電路信息的代碼來提取各個模塊實例化時的電路信息。

2.?根據權利要求1所述的適用于SystemC描述的時序電路拓撲結構分析方法，其特征在于，所述能存儲電路狀態的邏輯器件包括觸發器或鎖存器，所述基本門器件包括與、或、非、異或門器件。

3.?根據權利要求2所述的適用于SystemC描述的時序電路拓撲結構分析方法，其特征在于，所述電路信息包括觸發器個數以及它們的端口信息、門器件類型以及它們的端口信息、初級輸入端個數以及每條導線所連接的邏輯器件信息。

4.?根據權利要求1所述的適用于SystemC描述的時序電路拓撲結構分析方法，其特征在于，被測的時序電路由SystemC描述的子模塊組成，所述電路信息包括模塊信息。

5.?根據權利要求1所述的適用于SystemC描述的時序電路拓撲結構分析方法，其特征在于，用仿真啟動信號sc_start()來標志模塊實例化和端口信息綁定操作的完成。

6.?根據權利要求1所述的適用于SystemC描述的時序電路拓撲結構分析方法，其特征在于，由已獲取的端口信息計算初級輸入端的個數，其中所述初級輸入端口是指只作為邏輯器件輸入的端口。

7.?根據權利要求1所述的適用于SystemC描述的時序電路拓撲結構分析方法，其特征在于，從軟件角度分析時序電路的形式化方法。

8.?一種適用于SystemC描述的時序電路狀態機模型提取方法，其步驟如下：

(1)?通過修改SystemC模塊內嵌函數end_of_elaboration和添加必要的數據結構保存時序電路信息，按照權利要求1所述的方法提取電路拓撲結構信息，其中，所述電路信息包括觸發器個數以及它們的端口信息、門器件類型以及它們的端口信息、初級輸入端個數以及每條導線所連接的邏輯器件信息；

(2)?構建電路的布爾函數，完成觸發器或其它有存儲電路狀態的邏輯器件的狀態轉換映射；

(3)?使用二叉決策圖表示狀態轉移的布爾函數，通過軟件描述步驟(2)中的形式化分析結果；

(4)?初始化時序電路，包括初始化觸發器或其它有存儲電路狀態的邏輯器件；

(5)?使用約束求解器求解狀態轉移的布爾函數，得出時序電路可能存在的所有狀態集合和狀態轉換。

9.?根據權利要求8所述的適用于SystemC描述的時序電路狀態機模型提取方法，其特征在于，在所述步驟（2）中，使用二叉決策圖來描述SystemC電路中的布爾函數。

10.?根據權利要求8所述的適用于SystemC描述的時序電路狀態機模型提取方法，其特征在于，在所述步驟（3）中，適用二叉決策圖表示狀態轉移的布爾函數包含步驟如下：

(1)?在分配bdd變量前進行初始化，設置申請bdd變量的個數，個數為觸發器個數*2+初級輸入端，該初級輸入端不作為觸發器端口的初級輸入端，其中初始化wires用于存儲導線實例化名字和對應bdd表示，devices存儲已知的邏輯門信息，初始化bdd變量T為bddtrue，表示狀態轉移函數的bdd表示；

(2)?先給觸發器的輸出和輸入端口分配bdd變量，為了方便后面計算狀態值，分配bdd變量時，輸入和輸出分配bdd的順序保持一致；

(3)?然后只給那些不作為觸發器端口的初級輸入端端口分配bdd變量；

(4)?遍歷電路中所有的門器件，計算每個門器件輸出的bdd表示；

(5)?最后對每個觸發器的輸入輸出端口的bdd表示進行異或取反操作，并把結果做與操作以得到電路狀態轉移函數的bdd表示。

11.?根據權利要求8所述的適用于SystemC描述的時序電路狀態機模型提取方法，其特征在于，在所述步驟（5）中，通過約束求解器求解的方法來求解SystemC電路的布爾函數，獲取時序電路狀態轉移集合。